本发明涉及一种维特比译码器以及其中的加比选单元电路的改进，本发明在确定加比选单元的位宽的基础上提出一种改进的ACS电路，从而减小维特比译码器硬件实现面积以及加比选单元关键路径的延迟时间；可以有效地解决PM值溢出问题，并且能普遍适用于Viterbi的并行/串行/混合型结构。本发明公开的维特比译码器，包括顺序处理接收到的数据的分支度量单元BMU、加比选单元ACS、幸存路径存储器和回溯单元TBU，以及将所述ACS选出的PM值在后继的步骤中再送回ACS单元的路径度量存储单元，在所述加比选单元ACS后端设置最高位积累单元。加比选单元电路，包括顺序处理输入数据的两个加法器A、B、比较器CMP、和多路选择器MUX，各个加法器的最高位单独处理的进位处理逻辑电路A和B、以及简单逻辑电路。