本发明提供一种产生DRAM内部写时钟的电路，包括时钟信号线CLK、延时锁相电路DLL、读写控制器、离线驱动调整器OCD和锁存器DQ Latch；所述时钟信号线CLK、延时锁相电路DLL、离线驱动调整器OCD和锁存器DQLatch依次电性连接，所述读写控制器连接延时锁相电路DLL和离线驱动调整器OCD。本发明利用已有的时序校正电路产生与外部时钟完全一致的内部时钟作为内存写指令的参考信号；进而缩减输入端口数量，同时简化系统写操作的时序要求；能够缩减2-4个信号通路，对外部系统仅仅需要提供与系统时钟对应的数据就能满足内存的写时序要求。