本发明涉及一种基于FPGA的优化布局结构的加法器的工艺映射方法，所述方法包括：在所述FPGA的一个逻辑单元LE的一个逻辑区LP中带进位链的四输入查找表LUT4C的两个输入端分别输入第一加法器的进位输入信号；所述LUT4C对输入的两个所述进位输入信号执行加法逻辑运算后输出和数和第一进位输出信号；将所述第一进位输出信号连接至第一加法器的进位输入端。通过利用一个LUT4C产生最低位的进位输入信号，使得进位链的起始位置不再受FPGA架构上的限制，而是可以位于LE的任意一个进位单元，由此实现了对芯片布局结构和面积的优化。