Invention Publication
CN106575263A 经压缩数据区段的高速缓存行压实
无效 - 撤回
- Patent Title: 经压缩数据区段的高速缓存行压实
- Patent Title (English): Cache line compaction of compressed data segments
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Application No.: CN201580041874.4Application Date: 2015-07-09
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Publication No.: CN106575263APublication Date: 2017-04-19
- Inventor: A·E·特纳 , G·帕奇拉腊斯 , B·雷赫利克
- Applicant: 高通股份有限公司
- Applicant Address: 美国加利福尼亚
- Assignee: 高通股份有限公司
- Current Assignee: 高通股份有限公司
- Current Assignee Address: 美国加利福尼亚
- Agency: 永新专利商标代理有限公司
- Agent 张扬; 王英
- Priority: 14/451,639 20140805 US
- International Application: PCT/US2015/039736 2015.07.09
- International Announcement: WO2016/022247 EN 2016.02.11
- Date entered country: 2017-02-03
- Main IPC: G06F12/0886
- IPC: G06F12/0886

Abstract:
用于压实高速缓存的高速缓存行内的数据的方法、设备以及非暂时性处理可读存储介质。一种方面方法可以包括:由计算设备的处理器标识针对第一数据区段的基地址(例如,物理或虚拟高速缓存地址),标识针对第一数据区段的数据大小(例如,基于压缩比),基于第一数据区段的所标识的数据大小和基地址来获得基本偏移,以及通过利用所获得的基本偏移对基地址进行偏移来计算偏移地址,其中,所计算的偏移地址与第二数据区段相关联。在一些方面中,该方法可以包括:基于基地址来标识针对第一数据区段的奇偶校验值,以及通过使用所标识的数据大小和所标识的奇偶校验值对所存储的表执行查找来获得基本偏移。
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