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CN107046035A 用于使用掩埋金属阴极线来减小晶闸管存储器单元之间的电气干扰效应的方法和系统 无效 - 撤回

  • 专利标题： 用于使用掩埋金属阴极线来减小晶闸管存储器单元之间的电气干扰效应的方法和系统
  • 专利标题（英）： Methods and systems for reducing electrical disturb effects between thyristor memory cells using heterostructured cathodes
  • 申请号： CN201710067915.8
    申请日： 2017-02-07
  • 公开(公告)号： CN107046035A
    公开(公告)日： 2017-08-15
  • 发明人: H·卢安
  • 申请人： 克劳帕斯科技有限公司
  • 申请人地址： 美国加利福尼亚
  • 专利权人： 克劳帕斯科技有限公司
  • 当前专利权人： 克劳帕斯科技有限公司
  • 当前专利权人地址： 美国加利福尼亚
  • 代理机构： 永新专利商标代理有限公司
  • 代理商 林金朝; 王英
  • 优先权： 62/292,547 20160208 US 62/294,239 20160211 US 62/294,270 20160211 US 62/300,015 20160225 US 15/199,934 20160630 US
  • 主分类号： H01L27/102
  • IPC分类号： H01L27/102 ;  H01L21/8229 ;  G11C11/39
用于使用掩埋金属阴极线来减小晶闸管存储器单元之间的电气干扰效应的方法和系统
摘要：
本发明提供了用于减小在存储器阵列中的晶闸管存储器单元之间的电气干扰效应的方法和系统。通过使用具有减小的少数载流子寿命的材料作为嵌在阵列内的阴极线来减小单元之间的电气干扰效应。还通过形成阴极线内的势阱或阴极线中的单侧势垒来减小干扰效应。
摘要（英）：

Methods and systems for reducing electrical disturb effects between thyristor memory cells in a memory array are provided. Electrical disturb effects between cells are reduced by using a material having a reduced minority carrier lifetime as a cathode line that is embedded within the array. Disturb effects are also reduced by forming a potential well within a cathode line, or a one-sided potential barrier in a cathode line.

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