本申请涉及一种用于耦接源同步接口的控制设备和方法，所述源同步接口具有数据总线和源时钟。在一个例子中，控制设备(104)包括数据路径(322)、时钟路径(324)、多路复用电路(315)和校准单元(302)。数据路径包括数据延时单元(310)，其被耦接到采样电路(319)的数据输入。时钟路径包括时钟延时单元(312)，其被耦接到采样电路的时钟输入。多路复用电路选择地将参考时钟或数据总线耦接到数据延时单元的输入，以及选择地将参考时钟或源时钟耦接到时钟延时单元的输入。校准单元被耦接到采样电路的数据输出。校准单元用来根据采样电路的数据输出调节数据延时单元和时钟延时单元的延时值，以确定和保持数据路径与时钟路径之间的相对延时(图3)。