- 专利标题： 一种基于FPGA的动态数据加解密实现方法
-
申请号： CN201911059711.5申请日： 2019-11-01
-
公开(公告)号： CN111049639B公开(公告)日： 2022-10-28
- 发明人: 王成群 , 仇光强 , 徐伟强 , 贾宇波
- 申请人： 浙江理工大学
- 申请人地址： 浙江省杭州市江干经济开发区2号大街928号
- 专利权人： 浙江理工大学
- 当前专利权人： 浙江理工大学
- 当前专利权人地址： 浙江省杭州市江干经济开发区2号大街928号
- 代理机构： 杭州求是专利事务所有限公司
- 代理商 林超
- 主分类号： H04L9/06
- IPC分类号： H04L9/06 ; H04L9/08 ; H04L9/40 ; H04L67/568
摘要：
本发明公开了一种基于FPGA的动态数据加解密设计与实现方法。本发明采用FPGA作为主控制器完成对动态密钥加解密主状态机的设计，将整个动态密钥加解密分成3DES加解密和密钥更新两个部分；同时在加密帧数达到设定的阈值，就更新密钥和阈值，达到双重混沌态，极大的保证了数据的安全性。本发明具有高速数据处理能力，也极大的提高了加解密速度，能够满足工业网关快速加解密以及高安全性的要求。
公开/授权文献
- CN111049639A 一种基于FPGA的动态数据加解密实现方法 公开/授权日：2020-04-21