本申请公开了一种用于测试FPGA设计的跨时钟域信号同步的方法及电路，用以解决现有技术中FPGA设计的跨时钟域信号同步失败错误不容易定位的问题。该方法包括：将被同步信号在源时钟域数据变化情况记录在被同步信号数据上升沿检测和计数模块；通过计数结果跨时钟同步模块将同步后的记录数据发送给计数结果比较及报警模块；将所述被同步信号在目的时钟域数据变化情况记录在同步后信号数据上升沿检测和计数模块中，并将所述记录数据发送给所述计数结果比较及报警模块；设置等待时间阈值，在等待时间阈值个数的单位时间内比较所述同步后信号数据上升沿检测和计数模块和计数结果跨时钟域同步模块各自的记录数据是否一致。