本发明公开了一种四路并行LTE基4Turbo交织地址生成方法，实现一个低复杂度的四路八组并行交织地址生成器，资源占用少、功耗低，可并行输出4路奇偶交织地址。相比于传统的FPGA实现交织地址计算方案，基于ASIC的专用计算功能的硬件电路设计方案，具有更高性能；相比于专用的迭代初值计算方案，采用迭代器复用‑初值计算方案，可有效降低设计面积；采用门控时钟技术，可有效降低设计功耗。本设计时钟门控率98.94％，500MHz时钟条件下在DC中综合后的面积约9536.9μm2。适用于大部分雷达通信一体化ASIC领域的实际需求。