本发明公开了一种智能芯片架构，包括：模拟转数字单元、整型转浮点数单元、浮点运算单元、存储单元、算术逻辑单元、数据传输控制单元以及总线阵列控制单元；模拟转数字单元与整型转浮点数单元连接；整型转浮点数单元与总线阵列控制单元连接，并与数据传输控制单元连接；浮点运算单元与总线阵列控制单元连接；存储单元与总线阵列控制单元连接，并与数据传输控制单元连接；算术逻辑单元与数据传输控制单元连接；数据传输控制单元还与总线阵列控制单元连接。本发明减少总线的等待周期，降低总线拥塞，提高数据处理的吞吐量和数据处理效率；双数据总线和双地址总线的模式可以有效降低智能芯片架构的流水线长度，简化架构设计，且消耗的时钟周期变短。