Invention Grant
- Patent Title: 用于利用不对称性降低信号完整性串扰的存储器系统设计
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Application No.: CN202080043024.9Application Date: 2020-06-12
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Publication No.: CN113939873BPublication Date: 2025-03-14
- Inventor: S·古普塔
- Applicant: 高通股份有限公司
- Applicant Address: 美国加利福尼亚州
- Assignee: 高通股份有限公司
- Current Assignee: 高通股份有限公司
- Current Assignee Address: 美国加利福尼亚州
- Agency: 北京市金杜律师事务所
- Agent 黄海鸣
- Priority: 16/442,208 20190614 US
- International Application: PCT/US2020/037576 2020.06.12
- International Announcement: WO2020/252373 EN 2020.12.17
- Date entered country: 2021-12-10
- Main IPC: G11C5/06
- IPC: G11C5/06 ; G06F30/394 ; H10B80/00 ; H05K1/02 ; G06F115/06 ; G06F115/12
Abstract:
描述了一种集成电路。集成电路(IC)可以包括印刷电路板(PCB)。IC还可以包括PCB上的片上系统(SoC)管芯。IC进一步可以包括耦合到SoC管芯的并行存储器接口的存储器器件。存储器器件可以通过以不对称布线布置的并行信号迹线(dmi0、dq0‑dq7)耦合到并行存储器接口。在并行信号迹线的不对称布线中，针对并行信号迹线的大部分，信号迹线是根据并行信号迹线之间的可变间距(b1>b2>b3>b4)来布置的。
Public/Granted literature
- CN113939873A 用于利用不对称性降低信号完整性串扰的存储器系统设计 Public/Granted day:2022-01-14
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