一种多链并行分割高精度FPGA时间数字转换方法，将待测脉冲输入N条并行的延迟链，设待测脉冲在第i个延迟链中从输入到被捕捉经过τi个延迟单元；将每条延迟链得到的延迟单元τi相加，作为待测脉冲在等效延迟链中经过的延迟单元τ，即#imgabs0#将位置不同、各延迟单元不同的并行延迟链相互分割，最终合并得到一条等效延迟链。本发明合并得到的等效延迟链改善了单条延迟链延迟单元不均匀、有较大延迟单元的问题，使TDC的测量分辨率和测量精度得到明显提升，并且简化了电路，有效降低了环境温度变化带来的影响。