本发明涉及电路设计领域，公开了一种分频器电路及频率合成器，输出单元的输入端均为低电平时分频器电路开始工作，初始时钟信号的第一个上升沿到来之前，输出单元输出为高电平的分频时钟信号；初始时钟信号的第一个上升沿来临后，输出单元的M个输入端对应的二进制数等于分频比输入N，由于计数单元的作用，初始时钟信号的上升沿每到来一次时，输出单元的M个输入端对应的二进制数就会减一，在此期间分频时钟信号始终为低电平，直至初始时钟信号的第N个上升沿来临后分频时钟信号再次变为高电平进入下一个周期，可见分频时钟信号的周期为初始时钟信号的N+1倍，实现了将初始时钟信号分频的目的，且设计流程简单。