提供了一种具有抖动补偿时钟和数据恢复的PAM‑4接收器。所述接收器包含一阶延迟锁定环路(DLL)，所述一阶DLL采用支持40MHz抖动跟踪带宽和静态相位偏斜消除的二位元式相位检测器(BBPD)和压控延迟线(VCDL)电路。一个使用1/4速率参考时钟的二阶宽带锁相环路(WBPLL)提供多相时钟生成，且保证足够低的输入到输出多相时钟间时延。为了抑制随之而来的抖动传递，抖动补偿电路(JCC)通过检测DLL环路滤波器电压(VLF(s))信号来获取抖动传递的幅度和频率信息，且生成等幅反相的环路滤波器电压信号，标示为VLFINV(s)。所述VLFINV(s)调制一组互补VCDL(C‑VCDL)以减弱恢复的时钟和数据两者上的抖动传递。使用提供的接收器，在‑3dB拐点频率为40MHz的情况下，从DC到4MHz可支持高达60％的抖动补偿比。