本发明公开了一种实现时序快速收敛的时钟树综合方法，该方法对寄存器传输级代码采用DCG模式进行逻辑综合，采用门控时钟插入技术来降低功耗；布局前，根据芯片布图的位置，选择合适的位置人工插入FCHT时钟结构的主干和分支，在时钟树综合阶段基于FCHT时钟结构，采用CCOPT技术进行时钟树综合，同时应用有效偏差更加准确的评估时钟偏差的影响，最终通过静态时序分析检查时序，确保达到签核的标准；本发明方法解决了传统时钟树综合方案时序收敛困难，设计时间长的问题，有利于得到一种高质量、时钟偏差小、时序符合要求的时钟树设计。