本发明适用于处理器技术领域，提供了一种处理器及计算机系统。本发明通过添加额外的指令组缓冲器单元保存下一个周期可能输出的指令信息内容，当指令缓冲单元模块需要输出时，不再是从主缓冲器中经过大的交叉开关矩阵选择对应指令进行输出，而是转而选择对应的指令组缓冲器的指令信息内容进行输出判断。并同时从主缓冲器或是指令缓冲单元的输入端补充指令。通过该结构可以节省两级逻辑的时间。并且随着主缓冲器的大小以及超标量处理器系统发射数量的提升，本发明提出的处理器会有更多的时序收益，有利于处理器实现更高的工作频率，从而达到更好的性能。