本发明涉及一种并行综合子模块的提取方法，属于电子设计自动化EDA领域，该方法包括：获取设计中的所有时序路径，计算各时序路径的边权重；遍历的语法树，语法树中的电路单元均包含多个时序路径，各电路单元内的时序路径相互通信，相互通信的时序路径的边权重即为电路单元的边权重，将彼此之间边权重较小的N个顶层电路单元分别放入N个子设计中；依次遍历剩余的顶层电路单元，基于顶层电路单元之间边权重将顶层电路单元放入相应的子设计中。该方法还可以基于臃肿参数对语法树进行反聚类操作，子模块提取时限制各子模块的功耗。该方法保证设计拆解后的时序性能，提高了并行速度，保护了原有语法树的层级结构，芯片整体功耗较平衡。