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发明授权
CN1855716B 一种防止主从触发器时钟馈通的结构和方法 失效 - 权利终止 转让

一种防止主从触发器时钟馈通的结构和方法
摘要：
本发明涉及防止主从触发器时钟馈通的结构和方法，该主从触发器是由主触发器和从触发器级连而成，其中，主触发器的输入端接收的是主时钟信号(Φ)，其特征在于：所述从触发器的输入端接收的另一路从时钟信号(Φ1)，该从时钟信号(Φ1)与主时钟信号(Φ)为频率相同、相位差不超过四分之一个时钟周期，且从触发器为配合从时钟信号的接收在其输入端上还连接一反相器。本发明的结构通过将主从触发器的主触发器和从触发器分别由两个频率相同、相位相差不超过四分之一个时钟周期相的主时钟和从时钟信号驱动，避免了主从触发器在移位、校验、运算此类操作时的时钟馈通现象，可以有效提高速数字电路的可靠性，提高数字电路的工作速度。
摘要（英）：

The master and slave trigger is formed by concatenating a master trigger and a slave trigger; wherein, the input of master trigger receives a master clock signal (PHI); the input of slave trigger receives a slave clock signal (PHI1); (PHI1) and (PHI) has same frequency, and their phase difference is not more than a quarter clock cycle; For cooperation for receiving the slave clock signal, a phaseinverter is connected to the input of slave trigger. With quarter phase difference of clock cycle between master and slave triggers, the invention avoids clock feed-through phenomenon.

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