发明公开
EP0078229A1 Ensemble de gestion de la mémoire d'un processeur
失效
Prozessorspeicher-Verwaltungsanlage。
- 专利标题： Ensemble de gestion de la mémoire d'un processeur
- 专利标题（英）： Processor storage management system
- 专利标题（中）： Prozessorspeicher-Verwaltungsanlage。
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申请号： EP82402003.6申请日： 1982-10-28
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公开(公告)号： EP0078229A1公开(公告)日： 1983-05-04
- 发明人: Finger, Ulrich , Ligneres, Pierre , O'Donnell, Ciaran
- 申请人： ETAT FRANCAIS représenté par le Ministre des PTT (Centre National d'Etudes des Télécommunications) , INSTITUT NATIONAL DE RECHERCHE EN INFORMATIQUE ET EN AUTOMATIQUE
- 申请人地址： 38-40 rue du Général Leclerc F-92131 Issy-les-Moulineaux FR
- 专利权人： ETAT FRANCAIS représenté par le Ministre des PTT (Centre National d'Etudes des Télécommunications),INSTITUT NATIONAL DE RECHERCHE EN INFORMATIQUE ET EN AUTOMATIQUE
- 当前专利权人： ETAT FRANCAIS représenté par le Ministre des PTT (Centre National d'Etudes des Télécommunications),INSTITUT NATIONAL DE RECHERCHE EN INFORMATIQUE ET EN AUTOMATIQUE
- 当前专利权人地址： 38-40 rue du Général Leclerc F-92131 Issy-les-Moulineaux FR
- 代理机构： Mongrédien, André (FR)
- 优先权： FR8120247 19811028
- 主分类号： G06F12/10
- IPC分类号： G06F12/10 ; G06F13/00
摘要：
L'invention concerne un ensemble de gestion de la mémoire physique d'un processeur.
Cet ensemble comprend une table (T) de registres descripteurs de segments, des moyens pour transformer une sdresse virtuelle en une adresse physique, l'adresse virtuelle contenant au moins un numéro de page virtuelle (VP), la valeur binaire d'un index de pointage (VI) du premier registre descripteur et la valeur du décalage (PO) du début du segment physique, par rapport au début de la page réelle correspondante. Cet ensemble est caractérisé en ce qu'il comprend en outre un registre de base (BA) chargé par l'adresse de base du premier registre descripteur, la table (T) de registres descripteurs présentant des entrées qui sont reliées aux sorties d'un additionneur logique (OU1) qui reçoit la valeur binaire de l'adresse de base du premier registre descripteur et la valeur binaire de l'index (VI) correspondant à ce registre, les sorties de l'additionneur pointant l'une des entrées de la table (T).
Application à la gestion de mémoires par pagination et segmentation.
Cet ensemble comprend une table (T) de registres descripteurs de segments, des moyens pour transformer une sdresse virtuelle en une adresse physique, l'adresse virtuelle contenant au moins un numéro de page virtuelle (VP), la valeur binaire d'un index de pointage (VI) du premier registre descripteur et la valeur du décalage (PO) du début du segment physique, par rapport au début de la page réelle correspondante. Cet ensemble est caractérisé en ce qu'il comprend en outre un registre de base (BA) chargé par l'adresse de base du premier registre descripteur, la table (T) de registres descripteurs présentant des entrées qui sont reliées aux sorties d'un additionneur logique (OU1) qui reçoit la valeur binaire de l'adresse de base du premier registre descripteur et la valeur binaire de l'index (VI) correspondant à ce registre, les sorties de l'additionneur pointant l'une des entrées de la table (T).
Application à la gestion de mémoires par pagination et segmentation.
公开/授权文献
- EP0078229B1 Ensemble de gestion de la mémoire d'un processeur 公开/授权日：1991-01-30
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