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发明公开
KR20210034711A 메모리 셀의 신뢰성에 따라 패리티 비트들을 선택적으로 생성하는 저장 장치 및 그것의 동작 방법 审中-公开

  • 专利标题： 메모리 셀의 신뢰성에 따라 패리티 비트들을 선택적으로 생성하는 저장 장치 및 그것의 동작 방법
  • 专利标题（英）： KR20210034711A - Storage device selectively generating parity bits according to endurance of memory cell, and method thereof
  • 申请号： KR20190115842
    申请日： 2019-09-20
  • 公开(公告)号： KR20210034711A
    公开(公告)日： 2021-03-31
  • 优先权： KR20190115842 2019-09-20
  • 主分类号： G06F11/10
  • IPC分类号： G06F11/10 ;  G06F3/06
메모리 셀의 신뢰성에 따라 패리티 비트들을 선택적으로 생성하는 저장 장치 및 그것의 동작 방법
摘要：
본발명의실시예에따른저장장치는제 1 불휘발성메모리칩, 제 2 불휘발성메모리칩, 및컨트롤러를포함하되, 컨트롤러는온-칩메모리에로드된 FTL을실행하는프로세서, 데이터에대한제 1 패리티비트들을생성하고그리고프로세서의제어에따라데이터에대한제 2 패리티비트들을선택적으로생성하도록구성되는 ECC 엔진, 및데이터및 제 1 패리티비트들을제 1 불휘발성메모리칩으로전송하고그리고선택적으로생성되는제 2 패리티비트들을제 2 불휘발성메모리칩으로선택적으로전송하도록구성되는불휘발성메모리인터페이스회로를포함한다.
摘要（英）：

A storage device according to an embodiment of the present invention includes a first nonvolatile memory chip, a second nonvolatile memory chip, and a controller, wherein the controller is a processor that executes the FTL loaded in the on-chip memory, and the first An ECC engine configured to generate parity bits and selectively generate second parity bits for data under control of a processor, and transmit data and first parity bits to a first nonvolatile memory chip, and are selectively generated. And a nonvolatile memory interface circuit configured to selectively transmit second parity bits to a second nonvolatile memory chip.

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