发明授权
- 专利标题： Clock guided logic with reduced switching
- 专利标题（中）： 时钟引导逻辑，减少切换
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申请号： US12748857申请日： 2010-03-29
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公开(公告)号： US08102189B2公开(公告)日： 2012-01-24
- 发明人: Ashutosh Das
- 申请人： Ashutosh Das
- 申请人地址： US CA Cupertino
- 专利权人： Ashutosh Das
- 当前专利权人： Ashutosh Das
- 当前专利权人地址： US CA Cupertino
- 代理机构： Perkins Coie, LLP
- 主分类号： H03K19/00
- IPC分类号： H03K19/00
摘要：
Methods and apparatuses for optimizing switching delay in integrated circuits are described. Combinational logic gates are modified with precharge circuitry and instantiated in order to reduce switching transitions of circuit elements in a signal path.
公开/授权文献
- US20100194435A1 CLOCK GUIDED LOGIC WITH REDUCED SWITCHING 公开/授权日：2010-08-05
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