发明授权
US08105962B2 Method and a semiconductor device comprising a protection layer for reducing stress relaxation in a dual stress liner approach
有权
方法和包括用于在双应力衬垫方法中减少应力松弛的保护层的半导体器件
- 专利标题： Method and a semiconductor device comprising a protection layer for reducing stress relaxation in a dual stress liner approach
- 专利标题（中）： 方法和包括用于在双应力衬垫方法中减少应力松弛的保护层的半导体器件
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申请号： US12131429申请日： 2008-06-02
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公开(公告)号： US08105962B2公开(公告)日： 2012-01-31
- 发明人: Kai Frohberg , Frank Feustel , Thomas Werner , Uwe Griebenow
- 申请人： Kai Frohberg , Frank Feustel , Thomas Werner , Uwe Griebenow
- 申请人地址： KY Grand Cayman
- 专利权人： GLOBALFOUNDRIES Inc.
- 当前专利权人： GLOBALFOUNDRIES Inc.
- 当前专利权人地址： KY Grand Cayman
- 代理机构： Williams, Morgan & Amerson, P.C.
- 优先权： DE102007057686 20071130
- 主分类号： H01L21/31
- IPC分类号： H01L21/31
摘要：
By providing a protection layer for suppressing stress relaxation in a tensile-stressed dielectric material during a dual stress liner approach, performance of N-channel transistors may be increased, while nevertheless maintaining a high degree of compatibility with conventional dual stress liner approaches.
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