Um eine zum Kodieren und/oder Dekodieren eines Datenstroms, insbesondere aus bis zu 24Bit breiten R[ot]G[rün]B[lau]-Videosignalen, vorgesehene Schaltungsanordnung (100) sowie ein entsprechendes Verfahren so weiterzuentwickeln, dass eine effiziente, insbesondere möglichst overheadarme, DC-balancierte Kodierung und/oder Dekodierung möglich ist, werden/wird - mindestens ein Kodierer (10) -- mit fünf parallel zueinander angeordneten 5b/6b-Kodierblöcken (20) und -- mit einem parallel zu den 5b/6b-Kodierblöcken (20) angeordneten 2b/2b-Kodierblock (30) und/oder - mindestens ein Dekodierer (60) -- mit fünf parallel zueinander angeordneten 6b/5b-Dekodierblöcken (70) und -- mit einem parallel zu den 6b/5b-Dekodierblöcken (70) angeordneten 2b/2b-Dekodierblock (80) vorgeschlagen.