Die Erfindung schafft eine Prozessor-Einrichtung mit einer darauf implementierten ausführbaren mit einer Funktion f White Box maskierten Implementierung eines kryptographischen Algorithmus. Die Implementierung umfasst einen implementierten Rechenschritt S, durch den Eingabewerte x auf Ausgabewerte s = S[x] abgebildet werden, und der mittels einer invertierbaren Funktion f zu einem White Box maskierten Rechenschritt T' maskiert ist. Als Abbildung f ist eine Kombination ( f = (c1, c2,... )*A) aus einer affinen Abbildung A mit einer Eingangsbreite BA und einer Anzahl von einer oder mehreren invertierbaren Abbildungen c1, c2,... mit je einer Eingangsbreite Bc1, Bc2,... vorgesehen, wobei BA = Bc1 + Bc2 +.... Durch die Abbildung f werden insgesamt Ausgabewerte w erzeugt. Aus Ausgabewerten a der affinen Abbildung A werden Mehrzahlen von Mengen Mxi, i = 1,2,... = Mx11, Mx12,... Mx21, Mx22,... gebildet. Aus Ausgabewerten W der invertierbaren Abbildungen c1, c2 werden Mengen Lxi, i = 1,2,... = Lx11, Lx12,... Lx21, Lx22,... gebildet. Weiter werden Mengen M1 = {Mx11, Mx21, Mx31...}, M2 = {Mx12, Mx22, Mx32...}... und L1 = {Lx11, Lx21, Lx31...}, L2 = {Lx12, Lx22, Lx32...}... gebildet. Die ein oder mehreren invertierbaren Abbildungen c1, c2,... werden derart ausgewählt oder gebildet, dass die Mengen M1, M2... auf die Mengen L1, L2... abgebildet werden.