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公开(公告)号：CN103107879B
公开(公告)日：2015-08-26
申请号：CN201210563959.7
申请日：2012-12-21
申请人： 杭州晟元芯片技术有限公司
摘要： 一种RSA加速器，包括控制/状态寄存器，数据存储器和算术逻辑单元，控制/状态寄存器通过控制线与系统总线连接，数据存储器通过控制线和数据线与系统总线连接，算术逻辑单元通过数据线与数据存储器连接；RSA加速器包括复杂功能控制模块和基本功能控制模块；控制/状态寄存器分别通过控制线与复杂功能控制模块及基本功能控制模块连接，复杂功能控制模块通过控制信号线与基本功能控制模块连接，基本功能控制模块通过控制线分别与算术逻辑单元、数据存储器连接；芯片主CPU通过系统总结读取数据存储器中的最终运算结果。本发明具有既能够提高RSA算法的运算速度，且安全性好的优点。
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公开(公告)号：CN103902930A
公开(公告)日：2014-07-02
申请号：CN201410084650.9
申请日：2014-03-10
申请人： 杭州晟元芯片技术有限公司
发明人： 吴斌
CPC分类号： G06F21/72
摘要： 本发明公开了一种基于环形振荡器的物理不可克隆函数电路结构，包括P+1个结构相同的频率可调环形振荡器、P+1个长度为M位的计数器、一个长度为M位的比较器、长度为N位的挑战寄存器A、长度为M位的挑战寄存器B以及一个系统使能与门，每个频率可调环形振荡器均与用于调节其频率的挑战寄存器A连接，其信号输入端均与系统使能与门的信号输出端连接，其信号输出端均与一计数器的信号输入端连接；计数器0为控制计数器，其输出端与比较器的反相输入端连接，计数器1~P的P个输出端为响应值输出端；比较器的正相输入端与挑战寄存器B连接，其输出端与系统使能与门的信号输入端连接，系统使能与门的信号输入端还与系统使能信号连接。
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公开(公告)号：CN103107879A
公开(公告)日：2013-05-15
申请号：CN201210563959.7
申请日：2012-12-21
申请人： 杭州晟元芯片技术有限公司
摘要： 一种RSA加速器，包括控制/状态寄存器，数据存储器和算术逻辑单元，控制/状态寄存器通过控制线与系统总线连接，数据存储器通过控制线和数据线与系统总线连接，算术逻辑单元通过数据线与数据存储器连接；RSA加速器包括复杂功能控制模块和基本功能控制模块；控制/状态寄存器分别通过控制线与复杂功能控制模块及基本功能控制模块连接，复杂功能控制模块通过控制信号线与基本功能控制模块连接，基本功能控制模块通过控制线分别与算术逻辑单元、数据存储器连接；芯片主CPU通过系统总结读取数据存储器中的最终运算结果。本发明具有既能够提高RSA算法的运算速度，且安全性好的优点。
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公开(公告)号：CN103902929A
公开(公告)日：2014-07-02
申请号：CN201410084354.9
申请日：2014-03-10
申请人： 杭州晟元芯片技术有限公司
发明人： 吴斌
CPC分类号： G06F21/72
摘要： 本发明公开了一种基于双延时链的物理不可克隆函数电路结构，包括上升沿发生器、挑战发生器、延时链D1、延时链D2和仲裁器，上升沿发生器的信号输出端分别与延时链D1、延时链D2的信号输入端连接，延时链D1、延时链D2的信号输出端均与仲裁器的信号输入端连接，延时链D1、延时链D2均由N个延时节点连接构成，每个延时节点上均设有调整输入信号的延时时间的挑战位，每个挑战位均与产生随机挑战值给其的挑战发生器连接。本发明的优点：延时链D1和延时链D2采用相同电路结构，输入相同传输信号与挑战值，但两个延时链互相隔离，没有任何交叉或互连，若两条延时链存在较大的固定延时差，可通过设置各延时节点的挑战值使得延时差均衡。
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公开(公告)号：CN103839013A
公开(公告)日：2014-06-04
申请号：CN201410069918.1
申请日：2014-02-27
申请人： 杭州晟元芯片技术有限公司
发明人： 吴斌
CPC分类号： G06F21/75
摘要： 本发明涉及一种基于三延时链的物理不可克隆函数电路结构，这种结构中三条延时链相互独立，无交叉节点；包括上升沿发生器、挑战发生器、延时链1、延时链2、延时链3和仲裁器；上升沿发生器用于发出一个从’0’到’1’的跳变信号，这个跳变信号分为3路，进入仲裁器，仲裁器对这3路跳变信号的先后顺序进行判断，输出响应值；挑战发生器用于在每次响应提取前，生成随机化的挑战值，连续提取多个响应位，构成一定长度的响应序列。本发明具有如下效果：三条相互独立的延时链，提高了系统的灵活性，使得对TCPUF中延时链的固定延时偏差的测量、修正更加容易；增加了攻击者对各延时链的延时差进行分析推导的难度，提高了安全性。
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公开(公告)号：CN103618595A
公开(公告)日：2014-03-05
申请号：CN201310417989.1
申请日：2013-09-13
申请人： 杭州晟元芯片技术有限公司
发明人： 吴斌
IPC分类号： H04L9/06
摘要： 一种抗功耗分析的密码算法代换电路，包括具有M位输入信号、N位输出信号的S盒，S盒包括将M位输入信号对应为N位输出信号的查找表，查找表具有K个N位常量输入，K个N位常量的取值范围为0~2N-1，S盒具有1个N位随机数输入，K个N位常量分别与随机数异或后输入查找表。本发明具有既难以通过功耗分析出真实密钥值，代换电路的面积又小的优点。
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