一种具有多片高速采样芯片的相干接收电路

    公开(公告)号:CN204231329U

    公开(公告)日:2015-03-25

    申请号:CN201420708497.8

    申请日:2014-11-21

    Abstract: 本实用新型公开了一种具有多片高速采样芯片的相干接收电路,包括相干接收机(1)、高速采样ADC芯片、FPGA芯片(4)、第一时钟扇出芯片(5)、D触发器(6)、第二时钟扇出芯片(7);高速采样ADC芯片数量采用两片或者四片;高速采样ADC芯片的模拟输入端同相干接收机(1)模拟输出端连接;高速采样ADC芯片的并行数据输出端同FPGA芯片(4)的数据输入口相连接;第一时钟扇出芯片(5)的输出端分别接高速采样ADC芯片的时钟输入端、D触发器(6)的时钟输入端;D触发器(6)的输出端接第二时钟扇出芯片(7)的输入端;第二时钟扇出芯片(7)的输出端分别接高速采样ADC芯片的同步输入端;本实用新型装置可以在一片高速ADC的四个采样通道的采样率无法满足采样要求的情况下,通过采用两片或者四片高速ADC实现提高采样率和提高整体系统传输速率的作用。

    一种具有时钟传输功能的相干接收单跨距传输装置

    公开(公告)号:CN203352603U

    公开(公告)日:2013-12-18

    申请号:CN201320462935.2

    申请日:2013-07-31

    Abstract: 本实用新型涉及一种具有时钟传输功能的相干接收单跨距传输装置,包括ITLA光源、DP-QPSK调制器、驱动放大器、偏置点控制器、功率放大器、前置放大器、相干接收板,第一合波器设置于DP-QPSK调制器、功率放大器之间,第一合波器的另一个端口依次连接有时钟发射光模块、时钟和数据发生模块;时钟和数据发生模块的数据发射端连接驱动放大器;第二分波器合波端同前置放大器相连接,第二分波器一路分路端同相干接收板相连接,第二分波器另一路分路端依次连接时钟接收模块、时钟模块;采用本实用新型装置可以保证时钟信号对数据信号没有干扰。

    一种接收光的功率调节组件结构

    公开(公告)号:CN216490515U

    公开(公告)日:2022-05-10

    申请号:CN202220017105.8

    申请日:2022-01-04

    Abstract: 本实用新型涉及光通信技术领域,尤其涉及一种接收光的功率调节组件结构,其中包括分光模块、光衰减模块、光接收模块、功率探测模块、功率控制模块,所述分光模块的第一输出端与所述光衰减模块的输入端连接,所述光衰减模块的输出端与所述光接收模块的输入端连接;所述功率探测模块的输入端连接到所述分光模块的第二输出端,所述功率探测模块的输出端连接到所述功率控制模块的输入端,所述功率控制模块与光衰减模块相连接,用于控制光衰减模块的衰减值。本实用新型在不需要人工调节调试的情况下,实现了对接收光功率的自动调节,为光通信系统的应用节约了人工成本和提供了方便。

    数据中心互联设备
    104.
    外观设计

    公开(公告)号:CN305453138S

    公开(公告)日:2019-11-22

    申请号:CN201930273116.6

    申请日:2019-05-30

    Abstract: 1.本外观设计产品的名称:数据中心互联设备。
    2.本外观设计产品的用途:用于网络中各数据中心之间业务协同运转,相互之间海量信息及时交互。
    3.本外观设计产品的设计要点:在于产品的整体形状。
    4.最能表明设计要点的图片或照片:设计1立体图。
    5.指定设计1为基本设计。

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