一种用于对绝对延迟时间进行校准的系统

    公开(公告)号:CN207882426U

    公开(公告)日:2018-09-18

    申请号:CN201820007599.5

    申请日:2018-01-03

    Abstract: 本实用新型公开了一种用于对绝对延迟时间进行校准的系统,用于校准电子式互感器校验仪或合并单元测试仪的绝对延迟时间测量功能,所述系统包括:数据处理平台,用于产生标准正弦波表;用于当达到预设延时阈值时,对所述标准正弦波表进行处理,获取采样值SV报文;高速数模转换器,用于对所述标准正弦波信号进行数模转换,获取标准正弦波模拟信号;信号放大器,用于对所述标准正弦波模拟信号进行放大处理,获取标准电压电流信号;待测设备,用于获取所述第一采样值和采样值SV报文对应的第二采样值的相位时间差值,即绝对延迟时间;通过比较预设延时阈值与待测设备显示的绝对延迟时间,获取待测设备的绝对延迟时间测量的误差。(ESM)同样的发明创造已同日申请发明专利

    一种基于锁相及移相校准合并单元测试仪时钟误差的装置

    公开(公告)号:CN207010649U

    公开(公告)日:2018-02-13

    申请号:CN201720928151.2

    申请日:2017-07-27

    Abstract: 本实用新型提供一种基于锁相及移相校准合并单元测试仪时钟误差的装置,所述装置包括:标准时钟;第一时钟转换单元,其用于将输入的标准时钟信号转换成秒脉冲PPS信号;第二时钟转换单元,其用于将待测合并单元测试仪时钟输出模块输出的时钟信号转换成待检测光PPS信号或者电PPS信号;锁相时钟,其使用高频时钟跟踪输入的PPS信号并锁相在PPS信号的上升沿;时钟偏移单元,其用于设定额外时钟偏移,并输出时钟偏移值;第三时钟转换单元,其用于将时钟偏移单元输出的时钟偏移值转换为IRIG_B码或者PPS信号,并将转换后的信号传输至待测合并单元测试仪的时钟输入模块;显示单元,其用于显示锁相时钟锁相以及时钟偏移单元进行偏移后的秒脉冲信号。(ESM)同样的发明创造已同日申请发明专利

    一种10kV直流电压比例标准装置

    公开(公告)号:CN204925189U

    公开(公告)日:2015-12-30

    申请号:CN201520614502.3

    申请日:2015-08-14

    Abstract: 本实用新型提供了一种10kV直流电压比例标准装置,包括绝缘支柱、测量电阻层、内屏蔽电阻层和外屏蔽电阻层,以及依次连接的第一绝缘支撑杆组件、第二绝缘支撑杆组件、第三绝缘支撑杆组件;第一绝缘支撑杆组件与绝缘支柱连接;内屏蔽电阻层固定在第一绝缘支撑杆组件与第二绝缘支撑杆组件之间;测量电阻层固定在第二绝缘支撑杆组件与第三绝缘支撑杆组件之间;外屏蔽电阻层固定在所述第三绝缘支撑杆组件的另一端;测量电阻层、内屏蔽电阻层和外屏蔽电阻层并联连接。与现有技术相比,本实用新型提供的一种10kV直流电压比例标准装置,结构简单,通过自校准的方式得到实际分压比,既不需要对电阻值进行直接测量也不需要更高准确度等级的标准分压器。

    由同一时钟源标定采样时刻的数字化相位核准装置

    公开(公告)号:CN204086395U

    公开(公告)日:2015-01-07

    申请号:CN201420520856.7

    申请日:2014-09-11

    Abstract: 本实用新型公开了一种由同一时钟源标定采样时刻的数字化相位核准装置,包括用于前端信号采集的FPGA硬件单元和用于后端数据处理的PowerPC微处理器,所述FPGA硬件单元和PowerPC微处理器通过总线相连;还包括分别与总线相连的SDRAM和FLASH;所述FPGA硬件单元的输入端设置有1路同步脉冲信号接收接口、1路A/D采样接口、2路并行FT3数据接收接口和2路并行光纤以太网数据接收接口。具有结构简单、制作方便、实用性强的优点,可以消除现有技术中来自不同时钟源因晶振误差而导致的相位校验误差,保证响应的一致性,以满足智能变电站以及数字化变电站对于电气量相位校核的高精度迫切要求。

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