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公开(公告)号：CN103338454B
公开(公告)日：2016-12-28
申请号：CN201310167727.4
申请日：2013-05-09
Applicant: 国家电网公司 , 中国电力科学研究院 , 国网电力科学研究院 , 北京电力经济技术研究院
Abstract: 本发明提供用于电力系统的认知无线通信系统及MAC协议实现方法，系统包括主基站、认知基站、频谱协商终端、授权用户和认知用户；所述主基站和认知基站分别对所述授权用户和认知用户进行管理，所述主基站与认知基站进行信息交互，认知基站与频谱协商终端进行信息交互。MAC协议实现方法提出了更科学的基于迫切性和公平性的频谱资源分配方法和基于加权的多参量频率切换方法。本发明提出的认知无线通信系统缩短了频谱感知时间、提高了感知效率，进而提高了无线频率的利用效率，提升了电力无线终端的通信抗干扰能力，实现了更科学的频率资源分配，保证资源合理共享使用，同时实现了更全面、综合的频率切换，保证切换平滑过渡，减少切换性能影响。
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公开(公告)号：CN104678189A
公开(公告)日：2015-06-03
申请号：CN201510081489.4
申请日：2015-02-15
Applicant: 华北电力大学(保定) , 国网电力科学研究院
IPC: G01R29/08
Abstract: 本发明公开了一种基于EMI滤波器的电磁干扰噪声测量与抑制系统，其包括线性阻抗稳定网络、信号选择模块、噪声放大模块、滤波器模块、A/D采样模块、中心控制模块以及串口通信模块；线性阻抗稳定网络的提取信号输出端经信号选择模块后输入噪声放大模块的输入端，噪声放大模块的输出端依次经滤波器模块和A/D采样模块后与中心控制模块双向连接，中心控制模块经串口通信模块与上位机进行通信；信号选择模块包括噪声分离电路和其外接的继电器常闭触点K1-1、继电器常开触点K1-2和继电器常开触点K2-1，继电器常闭触点K1-1和继电器常开触点K1-2互为反向动作触点。本发明的优点是能实现数据采样调控、噪声模态快速准确分离、抗外部干扰同时抑制本身对其他设备产生干扰。
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公开(公告)号：CN101867452B
公开(公告)日：2013-07-17
申请号：CN201010198107.3
申请日：2010-06-10
Applicant: 国网电力科学研究院
IPC: H04L1/00
Abstract: 本发明公开了一种电力专用串行实时总线的通信方法，包括以下步骤：1)物理层线路编码采用CMI传号反转码或4B5B编解码，串行数据收发，收端采用数字锁相环从接收码流中进行时钟提取；2)链路层采用HDLC高级数据链路控制协议，实现数据帧生成，CRC硬件校验，标志时间信息；3)接口控制层实现和上层DSP或CPU等处理器之间的互联接口，将传输信道挂载到处理器外部总线上，为处理器扩展若干个专用串行数据总线；实现数据缓冲，发送命令控制，接收状态反馈功能。本发明采用串行通信技术，差分信号传输，接收端自动提取时钟，抗干扰能力强，不容易产生误码。
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公开(公告)号：CN101630995B
公开(公告)日：2013-03-06
申请号：CN200910032538.X
申请日：2009-07-01
IPC: H04L1/00
Abstract: 本发明公开了一种RMII(Reduced Media Independent Interface，简化的媒体独立接口)接口以太网链路速率的检测方法。以太网RMII接口标准规定，10Mb/s模式下RMII接口的数据宽度为100Mb/s的10倍，用50MHz时钟对RMII接口接收支路数据RXD[1:0]采样，进行序列检测，若检测到百兆特征码，speed_flag(速度标示信号)输出高电平，表示以太网链路速率为100Mb/s；若检测十兆特征码，speed_flag输出低电平，表示以太网链路速率为10Mb/s。：直接从RMII接口数据流中通过对百兆/十兆特征码的检测就能检测出链路速率，不需要通过MDC/MDIO接口读取PHY寄存器来判断以太网链路速率，这省去了额外的系统开销。
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公开(公告)号：CN101867452A
公开(公告)日：2010-10-20
申请号：CN201010198107.3
申请日：2010-06-10
Applicant: 国网电力科学研究院
IPC: H04L1/00
Abstract: 本发明公开了一种电力专用串行实时总线的通信方法，包括以下步骤：1)物理层线路编码采用CMI传号反转码或4B5B编解码，串行数据收发，收端采用数字锁相环从接收码流中进行时钟提取；2)链路层采用HDLC高级数据链路控制协议，实现数据帧生成，CRC硬件校验，标志时间信息；3)接口控制层实现和上层DSP或CPU等处理器之间的互联接口，将传输信道挂载到处理器外部总线上，为处理器扩展若干个专用串行数据总线；实现数据缓冲，发送命令控制，接收状态反馈功能。本发明采用串行通信技术，差分信号传输，接收端自动提取时钟，抗干扰能力强，不容易产生误码。
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Patent Agency Ranking
公开(公告)号：CN101394200A
公开(公告)日：2009-03-25
申请号：CN200810234952.4
申请日：2008-11-11
IPC: H04B3/54
Abstract: 本发明公开了一种零变频和自适应频率选择的电力线载波数据传输方法，通过设置IFFT的点数以及采样率可以灵活地将通信频带划分为若干个子载波；在进行IFFT变换前的载波分配时，调制数据只分配在对应于40kHz～500kHz的子载波上，其他子载波上的数据为零，从而保证实际应用的频率范围是40kHz～500kHz，无须进行频谱搬移。本地端通过接收对端发送的已知信号，可以计算出每个子载波的信道条件，选择信道条件好的子载波发送信号，弃用信道条件差的子载波。本发明可直接将信号调制到所需的传输频带和载波频率上，从而降低实现的复杂度；由于可自适应地选择信号传输频带。
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公开(公告)号：CN103687024B
公开(公告)日：2017-02-22
申请号：CN201310681510.5
申请日：2013-12-11
Applicant: 中国科学院上海微系统与信息技术研究所 , 国网电力科学研究院 , 中国电力科学研究院
Abstract: 本发明提供一种智能电网中基于服务质量应急通信传输时隙分配系统和方法，应用于智能电网中，包括：N个智能终端通过上行帧控制部分向数据中心申请数据时隙，用以传输上行数据部分，N为正整数；所述数据中心根据上行帧控制部分修改下行帧控制应答部分的长度，修改后，将下行数据部分反馈至每个智能终端；每个智能终端读取所述下行帧控制应答部分，根据下行帧控制应答部分传输上行数据部分。智能终端可以通过上行帧向数据中心请求发送空间，数据中心通过下行帧对请求进行应答和管理。紧接情况下，智能终端可以利用帧头控制部分向数据中心报警预示紧急状态的发生。由智能电网自身特性出发，数据中心可以取消部分重复数据的发送，避免大量智能终端接入造成的数据拥塞。
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公开(公告)号：CN103687024A
公开(公告)日：2014-03-26
申请号：CN201310681510.5
申请日：2013-12-11
Applicant: 中国科学院上海微系统与信息技术研究所 , 国网电力科学研究院 , 中国电力科学研究院
Abstract: 本发明提供一种智能电网中基于服务质量应急通信传输时隙分配系统和方法，应用于智能电网中，包括：N个智能终端通过上行帧控制部分向数据中心申请数据时隙，用以传输上行数据部分，N为正整数；所述数据中心根据上行帧控制部分修改下行帧控制应答部分的长度，修改后，将下行数据部分反馈至每个智能终端；每个智能终端读取所述下行帧控制应答部分，根据下行帧控制应答部分传输上行数据部分。智能终端可以通过上行帧向数据中心请求发送空间，数据中心通过下行帧对请求进行应答和管理。紧接情况下，智能终端可以利用帧头控制部分向数据中心报警预示紧急状态的发生。由智能电网自身特性出发，数据中心可以取消部分重复数据的发送，避免大量智能终端接入造成的数据拥塞。
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公开(公告)号：CN102006650A
公开(公告)日：2011-04-06
申请号：CN201010570803.2
申请日：2010-12-02
CPC classification number: Y02D70/30
Abstract: 一种输电线路状态监测无线稀疏路由的实现方法，包括以下步骤：1）子站向基站的传送数据的步骤；2）基站向子站的传送指令的步骤；其中，子站只处理自己所对应的OFDMsymbolslot，而将后续的symbolslot转发至下一个子站，OFDM下行子帧的控制信息（FCH&DLMAP）也随着数据发向下一个子站。利用本发明可实现建设用于输电线路状态监测的无线通信专网，成本小、覆盖范围广，能提供较高的带宽和数据传输率，有效解决输电线路链状无线通信网络的传输瓶颈问题，适用于输电线路的状态监测通信的远距离无线传输。
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公开(公告)号：CN101436225B
公开(公告)日：2010-09-15
申请号：CN200810243670.0
申请日：2008-12-11
IPC: G06F17/50
Abstract: 本发明公开了一种动态局部可重构的嵌入式数据控制器芯片的实现方法。本发明采用FPGA芯片实现动态局部可重构嵌入式数据控制器芯片。支持IBM开发的CoreConnect总线的标准。CoreConnect技术使多个芯片核(IP Core)相互连接成为一个完整的新芯片成为可能。本发明实现的可重构嵌入式数据控制器芯片采用CoreConnect总线架构，采用PLB总线连接高性能的处理器核、内存控制器以及基本的外围的芯片核，可重构部分通过OPB总线进行连接。可重构部分既可是外围设备的芯片核，也可是底层算法核，而其他逻辑部分保持不变。在可重构模块占有宽度内的所有器件资源都属于可重构模块所有，可重构模块的边界必须是确定不变的。当模块间有通讯时，在边界上使用Bus Macro。
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