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公开(公告)号：CN109543831B
公开(公告)日：2024-03-19
申请号：CN201811391904.6
申请日：2018-11-21
申请人： 复旦大学
IPC分类号： G06N3/063
摘要： 本发明公开了一种忆阻器交叉阵列分压等效扩展阻态数目的结构及相关方法，其中交叉阵列包括横线、纵线、忆阻器，分压控制装置的每个分压控制单元包括正常电压信号输入端、分压电压信号输入端、选通器、正常电压信号输出端、分压电压信号输出端。每个分压控制单元的分压电压信号输入端与其上一级单元的分压电压信号输出端连接，正常电压信号输出端与交叉阵列的横线连接，选通器决定通向交叉阵列的信号是本征电压信号还是分压电压信号，通过被逐级分压的电压信号实现阻态的等效扩展。本发明具有掉电不易失、适应神经网络大量加权求和中对多阻态的需求、阻态扩展效率较高的特点。
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公开(公告)号：CN114333943A
公开(公告)日：2022-04-12
申请号：CN202111370794.7
申请日：2021-11-18
申请人： 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网信息通信产业集团有限公司 , 复旦大学
IPC分类号： G11C13/00
摘要： 本发明实施例提供一种阻变存储器的写操作方法及系统，属于存储技术领域。所述方法包括：获取待写入数据，并基于预设基准时间将所述待写入数据写入到存储器阵列各目标单元中；获取各目标单元的需求写入时间，将需求写入时间大于所述预设基准时间的目标单元确定为检测单元，并执行以下步骤：1)分别进行各检测单元自读取；2)根据自读取的结果确定各检测单元中是否存在存储错误的检测单元，并获取存储错误的检测单元的错误比特位；3)根据所述错误比特位对存储错误的检测单元进行数据重新写入；重复执行步骤1)‑3)，直至确定不存在存储错误的检测单元。本发明方案缩短了整个阻变存储器系统的写入时间，提高了写入效率。
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公开(公告)号：CN114222142A
公开(公告)日：2022-03-22
申请号：CN202210165456.8
申请日：2022-02-23
申请人： 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 复旦大学
摘要： 本申请实施例提供一种基于脉冲神经网络的图像编码方法及装置，属于神经计算及图像处理技术领域。方法包括：获取待处理图像；对于待处理图像中的每一像素点，获取像素点的特征属性，依据像素点的特征属性确定像素点的信息强度值；将像素点编码为表征像素点在预设时间窗口内对应的脉冲发放时刻的时域编码数据，并以时域编码数据作为待处理数据输入输入神经元，像素点对应的脉冲发放时刻与像素点的信息强度值负相关。本申请通过将像素点的信息强度值近似线性地映射到预设时间窗口内的脉冲发放时刻，使得输入输入神经元的像素点的信息强度值越高，输入神经元的脉冲发放时间越早，从而有助于提高有效数据的区分度，降低数据处理的延时和计算复杂度。
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公开(公告)号：CN109543831A
公开(公告)日：2019-03-29
申请号：CN201811391904.6
申请日：2018-11-21
申请人： 复旦大学
IPC分类号： G06N3/063
摘要： 本发明公开了一种忆阻器交叉阵列分压等效扩展阻态数目的结构及相关方法，其中交叉阵列包括横线、纵线、忆阻器，分压控制装置的每个分压控制单元包括正常电压信号输入端、分压电压信号输入端、选通器、正常电压信号输出端、分压电压信号输出端。每个分压控制单元的分压电压信号输入端与其上一级单元的分压电压信号输出端连接，正常电压信号输出端与交叉阵列的横线连接，选通器决定通向交叉阵列的信号是本征电压信号还是分压电压信号，通过被逐级分压的电压信号实现阻态的等效扩展。本发明具有掉电不易失、适应神经网络大量加权求和中对多阻态的需求、阻态扩展效率较高的特点。
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公开(公告)号：CN109542391A
公开(公告)日：2019-03-29
申请号：CN201811329873.1
申请日：2018-11-09
申请人： 复旦大学
CPC分类号： G06F7/4833 , G06F21/72
摘要： 本发明属于集成电路技术领域，具体为一种基于忆阻器的存储器内计算架构。本发明的基于忆阻器的存储器内计算架构包括忆阻器阵列和辅助电路；忆阻器阵列是一个交叉阵列，由若干水平方向的互连线和若干竖直方向的互连线互相交叉构成，每个交叉处有一个忆阻器单元；忆阻器阵列实现存储内计算时，动态划分为存储区和计算区；计算区用于实现与、或、非、与非、或非、异或这些逻辑运算；计算区的运算结果保存在存储区；辅助电路用于进行除与、或、非、与非、或非、异或等逻辑运算之外的复杂运算包括数据处理、加密运算等。本发明可用于物联网终端架构中替代传统的物联网终端架构中的SRAM和Flash模块。本发明有利于改善物联网终端的低功耗和信息安全特性。
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公开(公告)号：CN106448736A
公开(公告)日：2017-02-22
申请号：CN201510476725.2
申请日：2015-08-06
申请人： 复旦大学
IPC分类号： G11C16/26
摘要： 本发明属于集成电路技术领域，涉及一种与阻值相关的读参考电流产生方法，具体涉及一种应用于用阻值高低表征逻辑值的存储器的动态读参考电流的产生方法，该动态读参考电流是通过采用一个高阻参考单元和一个低阻参考单元的读电流之和减去被读单元的读电流来产生。相比传统做法中采用一个高阻参考单元和一个低阻参考单元的读电流的平均作为读参考电流，本发明所提出的动态读参考电流能够增加被读单元的读电流与读参考电流之间的差值，有利于提高读速度和减小出错率。
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公开(公告)号：CN102867541B
公开(公告)日：2016-03-30
申请号：CN201110188458.0
申请日：2011-07-05
申请人： 复旦大学
IPC分类号： G11C11/413 , G11C29/42
摘要： 本发明属于存储器技术领域，提出一种减少漏电流的静态存储器SRAM系统，包括读写电路、ECC检错纠错电路、电压调节器、偏压管和存储单元阵列，电压调节器控制偏压管降低或增加存储单元阵列的电源电压；读写电路，用于当电源电压恢复到active模式，读取存储单元阵列内容，并将内容发送到ECC检错纠错电路；ECC检错纠错电路，用于检错纠错，并将改正后的值通过读写电路写回存储单元阵列。本发明采用ECC检测处于standby模式下SRAM各个阵列的单元值，在保证hold不出错的情况下尽可能降低阵列的电源电压或者抬高阵列的地线电压，以尽可能降低漏电，实现极低功耗。
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公开(公告)号：CN102169711A
公开(公告)日：2011-08-31
申请号：CN201010113787.4
申请日：2010-02-25
申请人： 复旦大学
IPC分类号： G11C7/06 , G11C11/00 , G11C11/413
摘要： 本发明属于可编程逻辑器技术领域，具体为一种可编程逻辑器。该可编程逻辑器包括地址电路模块(310)、比较单元(320)、SRAM模块(380)、逻辑阵列(390)以及用于克服SRAM模块中软错误率的电阻随机存储器模块(370)，所述电阻随机存储器模块与地址电路模块、比较单元、SRAM模块、逻辑阵列实现单芯片集成。该可编程逻辑器不但能克服SRAM中的SER问题，还具有单芯片、体积小、抗辐射、功耗低、成本低的特点。
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公开(公告)号：CN101908371A
公开(公告)日：2010-12-08
申请号：CN200910052484.3
申请日：2009-06-04
申请人： 复旦大学
IPC分类号： G11C11/405 , G11C11/409
摘要： 本发明属于嵌入式动态随机存储器技术领域，具体为一种用于可编程逻辑器件的增益单元eDRAM。本发明中的增益单元eDRAM，包括读MOS晶体管、写MOS晶体管、写字线、读字线、写位线、读位线以及等效寄生电容，所述等效寄生电容的存储电荷端控制所述可编程逻辑器件的开关管，利用该增益单元eDRAM无破坏性读出或者破坏性读出较小的特点，在刷新操作过程中，进行读操作时，存储节点的电位不发生变化或者电位变化比较小，从而不会影响开关管的逻辑状态的变化。使用该增益单元eDRAM的可编程逻辑器件的芯片面积可以大大缩小。
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