公开(公告)号：CN108121224B

公开(公告)日：2022-12-13

申请号：CN201711032683.9

申请日：2017-10-30

申请人： 英特尔公司

发明人： 何永霖 ,  刘秉忱 ,  黄秋祥 ,  李秀娟 ,  李仙仙

IPC分类号： G05B19/04

摘要： 一个实施例涉及一种控制集成电路内的电源电压调节的方法。从外部交互处理层向集成电路中的处理器发送外部中断。管芯外指令由外部交互处理层生成并被发送到处理器。管芯外指令由处理器执行，以逐个扇区地测试和调整电路内的电源电压调节。另一个实施例涉及一种控制用于集成电路的扇区的电源电压调节器的方法。命令由处理器发送并由扇区管理器翻译成比特。该比特被加载到寄存器中，以便将调节器控制电路设置成测试模式，并向模数转换器发送电源电压。还公开了其它实施例和特征。

公开(公告)号：CN114943057A

公开(公告)日：2022-08-26

申请号：CN202210320762.4

申请日：2017-09-11

申请人： 阿尔特拉公司

发明人： A·C·林 ,  D·查帕利亚 ,  T·S·柴可夫斯基 ,  A·M·哈杰斯库米里什特

IPC分类号： G06F17/16

摘要： 公开了使用数字信号处理单元(140,142,144,146)计算点积的系统和方法，数字信号处理单元被组织成点积处理单元(100)，用于使用数字信号处理单元(140,142,144,146)的乘法器(118,120,122,123)和加法器(124,126,128,137)进行点积处理。

公开(公告)号：CN114883302A

公开(公告)日：2022-08-09

申请号：CN202210493832.6

申请日：2018-01-22

申请人： 英特尔公司

发明人： H·刘 ,  K·S·吴

IPC分类号： H01L23/538 ,  H01L25/18 ,  H01L21/60 ,  H01L21/48

摘要： 提供了具有多个集成电路管芯的集成电路封装。多芯片封装可以包括使用所述多芯片封装的基底中的嵌入式多管芯互连桥(EMIB)进行通信的至少两个集成电路管芯。EMIB可以接收形成在所述EMIB的背面的耦合到在其上安装所述EMIB的背面导体的接触焊盘处的功率。所述背面导体可以被分成多个区域，所述多个区域彼此电隔离并且均接收来自印刷电路板的不同电源电压信号或数据信号。这些电源电压信号和数据信号可以通过形成在所述EMIB中的内部微过孔或穿硅过孔被提供到所述两个集成电路管芯。

公开(公告)号：CN109167595B

公开(公告)日：2022-07-05

申请号：CN201810890929.4

申请日：2013-02-07

申请人： 阿尔特拉公司

发明人： K·B·布伦哈姆 ,  G·R·丘 ,  J·D·芬德

IPC分类号： H03K19/1776 ,  H03K19/17756 ,  G06F30/34 ,  G06F30/392 ,  G06F30/394

摘要： 本发明的各实施方式总体上涉及使用部分重构在可编程电路上实施外围器件的方法和装置。具体地，涉及一种可编程电路，该电路包括在可编程电路的输入输出(IO)外围的物理接口。可编程电路还包括在可编程电路的IO外围的部分可重构(PR)模块以实施可操作用于在PR模块的第一实例期间配置物理接口的定序器单元以及可操作用于在PR模块的第二实例期间将命令转译到物理接口的控制器单元。

公开(公告)号：CN106445876B

公开(公告)日：2022-04-08

申请号：CN201610667723.6

申请日：2016-08-12

申请人： 阿尔特拉公司

发明人： C·H·泰赫 ,  K·C·Y·塔恩

IPC分类号： G06F15/17 ,  G06F9/48 ,  G06F9/50

摘要： 一种用于基于多个应用需要动态地配置多个处理器的方法，该方法包括从应用接收包括要被加速的任务的加速请求消息。该方法进一步包括确定该任务的类型并且搜索可用加速器数据库以基于该任务的该类型动态地选择第一加速器。该方法进一步包括将该加速请求消息发送至位于可配置处理电路处的第一加速接口。该第一加速接口将该加速请求消息发送至第一加速器，并且该第一加速器一旦接收到该加速请求消息就加速该任务。

公开(公告)号：CN112988656A

公开(公告)日：2021-06-18

申请号：CN202011021655.9

申请日：2020-09-25

申请人： 英特尔公司

发明人： M·朗哈默尔 ,  S·P·芬恩

IPC分类号： G06F15/78 ,  G06F30/34 ,  G06F7/575

摘要： 本公开描述一种包括数字信号处理(DSP)块的集成电路器件。DSP块包括多列权重寄存器和多个输入，多个输入被配置为接收第一多个值和第二多个值。第一多个值在被接收之后存储在多列权重寄存器中。此外，第一多个输入、第二多个输入或两者是从较高精度值得出的。附加地，DSP块包括多个乘法器，多个乘法器被配置为将第一多个值中的每个值同时乘以第二多个值中的每个值。

公开(公告)号：CN112905503A

公开(公告)日：2021-06-04

申请号：CN202011025974.7

申请日：2020-09-25

申请人： 英特尔公司

发明人： S·塞特拉曼 ,  T·莫里斯 ,  S·K·莱 ,  Y·C·林 ,  Y·Y·翁

IPC分类号： G06F13/16 ,  G06F12/02 ,  G06F11/30 ,  H01L25/18

摘要： 一种集成电路，可包括用于访问相关联的管芯堆叠体的电路。该电路可以接收温度信息以及帮助确定是否期望将访问命令或请求重新路由到堆叠体中的一个或多个管芯的多个操作参数。该电路可以包括智能交叉开关，该智能交叉开关实施地址转译或散列功能以帮助将逻辑用户地址映射到物理地址空间。以这种方式执行热感知流量管理可以确保在系统中保持可接受的时序裕度，以使错误的可能性最小化。

公开(公告)号：CN112583582A

公开(公告)日：2021-03-30

申请号：CN202010582863.X

申请日：2020-06-23

申请人： 英特尔公司

发明人： P·耶尔 ,  E·英尼斯 ,  E·库斯托迪奥 ,  T·陆

IPC分类号： H04L9/08 ,  H04L9/06 ,  G06F21/72 ,  G06F21/57

摘要： PCIe卡包括FPGA和与FPGA分立的存储器。存储器可由FPGA访问而不可由卡上的其他器件访问。FPGA的核心结构配置有安全处理器，所述安全处理器将通过FPGA加载到存储器中的比特流证明为可信或不可信，以限制对来自与不可信比特流相关联的用户电路的数据的未授权访问。当请求比特流证明时，安全处理器被加载到FPGA中，并且在安全处理器处理比特流以确定比特流可信还是不可信之后，允许重写安全处理器。允许重写安全处理器允许用于用户电路的核心结构的高百分比使用，并且限制在核心结构中包括不经常使用的静态电路。

公开(公告)号：CN112582418A

公开(公告)日：2021-03-30

申请号：CN202010582865.9

申请日：2020-06-23

申请人： 英特尔公司

发明人： W·洛 ,  B·P·王

IPC分类号： H01L27/11 ,  H01L23/522 ,  H01L21/8244 ,  G11C5/02 ,  G11C11/412

摘要： 一种集成电路器件包括存储器电路和过孔层，该过孔层用于基于过孔层的过孔配置而支持不同的存储器需求。过孔层的第一过孔配置使集成电路器件的存储器电路在第一过孔配置中充当真正双端口存储器电路。此外，过孔层的第二过孔配置使集成电路器件的存储器电路在第二过孔配置中充当简单双端口存储器电路。

公开(公告)号：CN112084729A

公开(公告)日：2020-12-15

申请号：CN202010215265.9

申请日：2020-03-24

申请人： 英特尔公司

发明人： G·瓦利希斯 ,  S·阿特萨特

IPC分类号： G06F30/327 ,  G06F8/41

摘要： 提供了一种包括可编程结构的电路，所述可编程结构具有细粒度路由线路和单独的可编程的粗粒度路由网络，所述粗粒度路由网络提供增强的带宽、低等待时间和确定性的路由行为。可以在有源中介层管芯上实现所述可编程的粗粒度路由网络。可以在被堆叠在所述有源中介层管芯上的顶部管芯上实现所述可编程结构。可以在所述粗粒度路由网络上覆盖基于协议的片上网络(NoC)。尽管所述NoC协议是非确定性的，但所述粗粒度路由网络包括可编程开关盒的阵列，所述可编程开关盒是使用预定的数量的路由通道链接在一起的以便提供确定性的路由。可以在固定的位置处在所述路由通道内插入流水线寄存器以保证时序收敛。