数字数据解调装置、数字数据调制装置及数字数据调制解调装置

    公开(公告)号:CN1645507A

    公开(公告)日:2005-07-27

    申请号:CN200510004063.5

    申请日:2005-01-10

    CPC classification number: G11B20/1426

    Abstract: 本发明提供即使在传输路径中有错误混入数字数据时、也能够抑制可解调的数字数据的损失并提高经传输路径输入的数字数据的再生能力的数字数据解调装置。本发明的数字数据解调装置的特定模式检测单元113从经传输路径104输入的位串检测调制码中所包含的特定模式。调制码识别单元117以包含该特定模式的调制码的相位为基准,生成解调数据选通信号119。纠错单元121接受解调数据选通信号119,对解数据109进行采样,再生为原来的数字数据。

    信号处理设备
    34.
    发明授权

    公开(公告)号:CN1179272C

    公开(公告)日:2004-12-08

    申请号:CN99801494.X

    申请日:1999-10-19

    CPC classification number: G06F11/3636 G06F11/3466

    Abstract: 本发明涉及一种信号处理设备,包括在LSI中的多个存储器和用来存取这些存储器的多个存储器存取块,在故障的情况下能容易地分析原因。包括:第一仲裁块150,用来仲裁第三存储器存取块130至第一内装存储器160的存取权;第二仲裁块180,用来仲裁以便把第三存储器存取块130的存储器存取历史,存储在第二内装存储器190中,第二内装存储器190与执行第三存储器存取块130的存取的第一内装存储器160不同;及跟踪控制块170。

    ATAPI指令接收方式
    36.
    发明公开

    公开(公告)号:CN1317747A

    公开(公告)日:2001-10-17

    申请号:CN01117849.3

    申请日:2001-02-16

    CPC classification number: G06F9/3879

    Abstract: 本发明提供一种ATAPI指令接收方式。使得CPU能够迅速地对应于没有在数据存取中花费时间的其它处理,另外,不破坏CPU存取时的中间数据。本发明在包括从主机通过ATA总线2接收的公共寄存器存储区域(包括保持指令包的数据FIFO712)711和可能作为CPU72的RAM使用的缓冲存储器712的ATAPI协议控制LSI71进行指令接收时,在从CPU72提供数据存储许可的情况下,在由CPU72指定的缓冲存储器712的存储目的地址中,存储公共寄存器值(包括指令包值)。

    信号处理设备
    38.
    发明公开

    公开(公告)号:CN1275220A

    公开(公告)日:2000-11-29

    申请号:CN99801494.X

    申请日:1999-10-19

    CPC classification number: G06F11/3636 G06F11/3466

    Abstract: 本发明涉及一种信号处理设备,包括在LSI中的多个存储器和用来存取这些存储器的多个存储器存取块,在故障的情况下能容易地分析原因。包括;第一仲裁块150,用来仲裁第三存储器存取块130至第一内装存储器160的存取权;第二仲裁块180,用来仲裁以便把第三存储器存取块130的存储器存取历史,存储在第二内装存储器190中,第二内装存储器190与执行第三存储器存取块130的存取的第一内装存储器160不同;及跟踪控制块170。

    信号处理设备
    39.
    发明公开

    公开(公告)号:CN1275219A

    公开(公告)日:2000-11-29

    申请号:CN99801410.9

    申请日:1999-10-19

    Abstract: 在一种使一个存储器和多个用来存取该存储器的块提供在一个LSI中的信号处理设备中,为了使在故障情况下的原因分析容易,提供一个跟踪控制块170,并且通过由一个微型计算机110的设置,控制来自要求存储器存取块的存取历史存储的开始和结束、及存储内容,并且跟踪存储器的一个规定区域。在故障情况下,通过从外部读出在内装存储器160中的特定跟踪区域,能容易地分析原因。

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