旁路攻击漏洞形式化验证方法及装置

    公开(公告)号:CN113138721A

    公开(公告)日:2021-07-20

    申请号:CN202110481070.3

    申请日:2021-04-30

    Abstract: 本发明提供一种旁路攻击漏洞形式化验证方法及装置,方法包括:将缓存旁路攻击描述为访存操作的组合,以建立访存操作模型;将缓存模型建立为缓存状态机;根据安全规范、时间结果和第一路径规范对缓存状态机进行形式化验证,以确定缓存状态机是否存在缓存旁路攻击漏洞。所述装置用于执行上述方法。本发明提供的旁路攻击漏洞形式化验证方法及装置,对处理器访存操作和缓存设计进行建模,建模方式具有可扩展性,适用于多种硬件或软件缓存设计,只需编写要测试的缓存设计模型,就可以高效自动地对缓存设计是否存在旁路攻击漏洞进行全面分析以及自动化的验证,可以适用于不同的处理器和指令集平台。

    一种内存架构
    32.
    发明授权

    公开(公告)号:CN103020551B

    公开(公告)日:2015-12-02

    申请号:CN201210564145.5

    申请日:2012-12-21

    Applicant: 清华大学

    Abstract: 本发明公开了一种内存架构,该内存架构由内存条和内存控制器构成。内存条由易失性和非易失性的存储器件混合组成,内存控制器支持多种存储器件同时工作,支持ECC功能、任意代理功能、容错功能、增强安全型访问功能和内存加密功能。本发明的内存架构实现了异质存储芯片的平行混合结构,并支持多种功能,系统数据写入损耗小,数据安全性强。

    一种相变内存装置
    33.
    发明授权

    公开(公告)号:CN103019624B

    公开(公告)日:2015-07-15

    申请号:CN201210533810.4

    申请日:2012-12-11

    Applicant: 清华大学

    Abstract: 本发明提供一种相变内存装置,该相变内存装置包括内存控制器和内存条,其中,所述内存条由多片非易失性相变内存芯片和易失性DRAM芯片组成;所述非易失性相变内存芯片和易失性DRAM芯片部分分别通过各自数据总线与内存控制器连接。本发明通过采用相变内存芯片和DRAM芯片的混合结构,使得更频繁被读写的数据被放置于易失性DRAM芯片中。由于DRAM芯片的读写速度比相变内存芯片高,而且不存在写损耗问题,因此降低了相变内存的平均写入次数,提高了寿命,同时也降低了内存条整体的功耗。

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