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公开(公告)号：CN102707991B
公开(公告)日：2016-03-30
申请号：CN201210153862.9
申请日：2012-05-17
Applicant: 中国科学院计算技术研究所
Abstract: 一种多根I/O虚拟化共享系统和方法，该系统包括：根节点子系统，所述根节点子系统包含N个根节点，每个根节点由根联合体及其连接的CPU和内存组成；I/O设备子系统，所述I/O设备子系统包含M个I/O设备，各I/O设备具备同时为所述多个虚拟机提供服务的能力；多根I/O虚拟化共享控制器，所述多根I/O虚拟化共享控制器由PCIe上游端口、PCIe多根交换机和PCIe下游端口组成，该多根I/O虚拟化共享控制器通过PCIe接口协议将根节点子系统和I/O设备子系统耦合，实现I/O设备资源被多个根节点直接共享。
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公开(公告)号：CN104077138A
公开(公告)日：2014-10-01
申请号：CN201410302494.9
申请日：2014-06-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/44
CPC classification number: G06F15/7825 , G06F9/50 , G06F13/4286 , G06F15/17312 , H04L69/22
Abstract: 本发明公开了一种众核处理器系统集成网络路由器的方法，该方法包括：划分子网步骤用于通过将片上网络划分为多个子网平衡片内的网络请求，网络接口设备部署步骤用于将至少一个网络接口设备分布式部署在子网中，以确保部署的网络接口设备与子网内的处理器核之间的连通度最优化，以实现片上网络或片间网络快速数据交换。本发明还公开了一种集成网络路由器的众核处理器系统，该系统包含用于网络接口和数据交换的网络路由器，并且该网络路由器包含多个分布式嵌入片上网络的网络接口设备。
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公开(公告)号：CN102650976B
公开(公告)日：2014-07-09
申请号：CN201210096454.4
申请日：2012-04-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开一种支持单根IO虚拟化用户级接口控制装置及方法，所述装置包括：系统总线接口模块，用于对所述装置与处理器之间的数据传输，实现符合PCI Express协议的事务层，数据链路层，和物理层功能；操作模块，用于实现设备配置空间，以及虚功能VF的通信接口QP与操作队列OQ资源之间的映射，使用门铃机制对QP进行直接访问，其包含M个操作队列，所述M≥1；DMA模块，用于根据DMA引擎的空闲情况，对DMA引擎进行映射，所述DMA引擎进行数据的发送与接收；网络包分发仲裁模块，用于接收DMA引擎发出的网络包，将不同的DMA引擎的网络包进行仲裁选择发送，同时接收网络中的网络包，发送至DMA引擎进行处理。
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公开(公告)号：CN103413796A
公开(公告)日：2013-11-27
申请号：CN201310298425.0
申请日：2013-07-16
Applicant: 中国科学院计算技术研究所
IPC: H01L23/485 , H01L23/50 , H01L23/52 , H01L21/768
CPC classification number: H01L2224/16225 , H01L2924/15192 , H01L2924/15311
Abstract: 本发明提出基于多层布线基板多芯片集成的大端口互连类芯片互连构建与物理实现方法，提出适用于基板集成的多芯片互连结构与构建方法、多芯片布局、基板引脚阵列划分与分配、高速差分信号对引脚对分配、基板布线的有效分区与划分方法与相应的多芯片互连类芯片装置。本发明在基板封装尺度上，有效实现等效的大端口互连类芯片。与相应的单芯片集成实现方法相比，本发明方法可以支持多种互连结构，兼容多种微体系结构的互连子芯片，能有效的利用不同功能互连子芯片的特点，而在芯片实现的成本、可扩展性、灵活性、兼容性等方面具有更佳的兼顾性，同时对实现所需的集成电路制造技术要求更低，可同时提供不同端口数的、不同规格的互连芯片，在适应市场需求上，更为灵活。
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公开(公告)号：CN102650976A
公开(公告)日：2012-08-29
申请号：CN201210096454.4
申请日：2012-04-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开一种支持单根IO虚拟化用户级接口控制装置及方法，所述装置包括：系统总线接口模块，用于对所述装置与处理器之间的数据传输，实现符合PCI Express协议的事务层，数据链路层，和物理层功能；操作模块，用于实现设备配置空间，以及虚功能VF的通信接口QP与操作队列OQ资源之间的映射，使用门铃机制对QP进行直接访问，其包含M个操作队列，所述M≥1；DMA模块，用于根据DMA引擎的空闲情况，对DMA引擎进行映射，所述DMA引擎进行数据的发送与接收；网络包分发仲裁模块，用于接收DMA引擎发出的网络包，将不同的DMA引擎的网络包进行仲裁选择发送，同时接收网络中的网络包，发送至DMA引擎进行处理。
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Patent Agency Ranking
公开(公告)号：CN101330341B
公开(公告)日：2012-02-15
申请号：CN200810117592.X
申请日：2008-08-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种栅障同步方法及系统。该方法包括：配置中间节点的子端口配置寄存器和父端口配置寄存器，以及根节点的子端口配置寄存器，以确定一棵栅障树中节点间互连关系；叶子节点在到达栅障同步点后，向其父节点发送栅障规约包；中间节点接收到其所有的叶子节点发送的栅障规约包后，向其父节点发送栅障规约包；根节点在接收到其所有子节点发送的栅障规约包后，向其子节点发送栅障分发包；中间节点接收到栅障分发包后，向其子节点发送栅障分发包；叶子节点在接收到栅障分发包后，继续执行子任务代码。本发明能够节省硬件逻辑资源，并能减少栅障同步操作占用的带宽。
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公开(公告)号：CN101383773B
公开(公告)日：2011-08-17
申请号：CN200810223725.1
申请日：2008-10-09
Applicant: 中国科学院计算技术研究所
IPC: H04L12/56
Abstract: 本发明提供一种用于维持多通道顺序规则的装置，包括读控制逻辑、写控制逻辑、分别用于缓存NP包、P包以及R包的三个缓冲区，还包括用于记录各个数据包的包首地址的包地址次序池，以及位于所述读控制逻辑上的用于记录NP包的包首地址的NP_L寄存器和用于记录R包的包首地址的R_L寄存器；缓冲区与包地址次序池并行连接在写控制逻辑与读控制逻辑之间；缓冲区与包地址次序池采用先进先出队列。本发明通过在现有装置中添加包地址次序池以及对NP包、R包的寄存器，实现了对NP包、P包和R包等三种数据包的传输，并使得该传输过程在满足多通道顺序规则的同时，避免了现有技术中效率低下、实现复杂、消耗硬件资源多等缺陷。
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公开(公告)号：CN101908036A
公开(公告)日：2010-12-08
申请号：CN201010236543.5
申请日：2010-07-22
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种高密度多处理器系统及其节点控制器。所述节点控制器，包括：主处理器端口和从处理器端口，用于分别与主处理器和从处理器连接，主处理器负责具体计算任务的运行，以及对外围设备的发现和初始化过程，从处理器只负责具体计算任务的运行；I/O端口，通过I/O总线与外围设备连接；读/写模块与读/写交叉开关模块连接；直接内存访问交叉开关模块，用于实现各处理器端口间直接内存访问数据的交换；读/写交叉开关模块，用于实现各处理器端口之间，以及处理器端口和I/O端口之间读/写数据的交换。
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公开(公告)号：CN101539902A
公开(公告)日：2009-09-23
申请号：CN200910083454.9
申请日：2009-05-05
Applicant: 中国科学院计算技术研究所
IPC: G06F15/173 , G06F13/28 , H04L29/08
Abstract: 本发明涉及多计算机系统中节点的DMA设备及通信方法，方法包括：步骤1，本地节点根据应用程序生成DMA命令，将DMA命令的描述符存储到内存中，将包含DMA命令的描述符内存位置信息的门铃传送给本地节点；步骤2，本地节点根据门铃读取描述符；根据描述符中信息生成网络包发送到互连网络和生成发送完成事件，或仅生成发送完成事件；步骤3，远端节点的DMA设备从互连网络上接收网络包，根据网络包的类型保存网络包中数据和生成接收完成事件，或仅生成接收完成事件，或将所述远端节点的数据装入网络包发送给所述本地节点。本发明能够提供多计算机系统中节点的信息传输方式，同时保证多计算机系统的高效通信。
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公开(公告)号：CN101383773A
公开(公告)日：2009-03-11
申请号：CN200810223725.1
申请日：2008-10-09
Applicant: 中国科学院计算技术研究所
IPC: H04L12/56
Abstract: 本发明提供一种用于维持多通道顺序规则的装置，包括读控制逻辑、写控制逻辑、分别用于缓存NP包、P包以及R包的三个缓冲区，还包括用于记录各个数据包的包首地址的包地址次序池，以及位于所述读控制逻辑上的用于记录NP包的包首地址的NP_L寄存器和用于记录R包的包首地址的R_L寄存器；缓冲区与包地址次序池并行连接在写控制逻辑与读控制逻辑之间；缓冲区与包地址次序池采用先进先出队列。本发明通过在现有装置中添加包地址次序池以及对NP包、R包的寄存器，实现了对NP包、P包和R包等三种数据包的传输，并使得该传输过程在满足多通道顺序规则的同时，避免了现有技术中效率低下、实现复杂、消耗硬件资源多等缺陷。
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