具有改善的忙闲度校正的集成电路器件及其操作方法

    公开(公告)号:CN100474456C

    公开(公告)日:2009-04-01

    申请号:CN200410031231.5

    申请日:2004-03-26

    Inventor: 李宇镇 金圭现

    CPC classification number: H03K5/1565

    Abstract: 提供包含忙闲度检测器电路的忙闲度校正电路,该忙闲度检测器电路被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值。还提供了比较器电路,比较第一控制值与第二控制值并提供比较结果。计数器响应比较结果进行加法和/或减法运算以提供数字码。数/模转换器响应该数字码产生第三和第四控制值。最后,忙闲度校正器接收第一和第二外部时钟信号及第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号。经第一路径接收第一和第二控制值,经与该第一路径分离的第二路径接收第三和第四控制值。还提供了操作该忙闲度校正电路的相关方法。

    具有改善的忙闲度校正的集成电路器件及其操作方法

    公开(公告)号:CN1542861A

    公开(公告)日:2004-11-03

    申请号:CN200410031231.5

    申请日:2004-03-26

    Inventor: 李宇镇 金圭现

    CPC classification number: H03K5/1565

    Abstract: 提供包含忙闲度检测器电路的忙闲度校正电路,该忙闲度检测器电路被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值。还提供了比较器电路,比较第一控制值与第二控制值并提供比较结果。计数器响应比较结果进行加法和/或减法运算以提供数字码。数/模转换器响应该数字码产生第三和第四控制值。最后,忙闲度校正器接收第一和第二外部时钟信号及第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号。经第一路径接收第一和第二控制值,经与该第一路径分离的第二路径接收第三和第四控制值。还提供了操作该忙闲度校正电路的相关方法。

    具有冗余单元的半导体存储器件和系统及其方法

    公开(公告)号:CN103871450A

    公开(公告)日:2014-06-18

    申请号:CN201310376429.6

    申请日:2013-08-26

    Abstract: 在一个实施例中,存储器件包括存储单元阵列、数据线选择电路和选择控制逻辑。存储单元阵列至少具有第一存储单元组和冗余存储单元组。第一存储单元组包括与第一数据线相关联的多个第一存储单元,冗余存储单元组包括与冗余数据线相关联的多个冗余存储单元。选择控制逻辑配置为检测是否正在访问第一存储单元组中的带缺陷存储单元,并且配置为控制数据线选择电路用经由冗余数据线的访问替换经由第一数据线的访问,使得用所述多个冗余存储单元之一来替换第一存储单元组中检测到的带缺陷存储单元。

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