公开(公告)号：CN118630060A

公开(公告)日：2024-09-10

申请号：CN202410751233.9

申请日：2024-06-12

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  曹磊 ,  李庆坤 ,  张青竹

IPC分类号： H01L29/78 ,  H01L21/336 ,  B82Y10/00

摘要： 本发明涉及一种堆叠纳米片晶体管及其制作方法，属于半导体技术领域，解决由于内侧墙的存在导致源漏外延生长过程中产生多个外延位错面的问题。晶体管包括：半导体衬底上方形成有源极区、漏极区、沟道结构和金属栅叠层；源极区和漏极区位于沟道结构的相对两侧；沟道结构包括金属栅材料层和纳米片的多个交替叠层；内侧墙位于沟道结构的相对外侧壁上，包括位于金属栅材料层的相对两侧的第一端部和第二端部，纳米片的界面处的形状包括三角形、梯形、西格玛形、凸出或内凹弧面形；金属栅叠层横跨沟道结构和内侧墙以覆盖沟道结构和内侧墙的相对侧壁和顶面；栅叠层侧墙夹置金属栅叠层并与内侧墙在垂直方向上对准。改进的纳米片减少外延过程中位错产生。

公开(公告)号：CN118571928A

公开(公告)日：2024-08-30

申请号：CN202410749518.9

申请日：2024-06-11

申请人： 中国科学院微电子研究所

发明人： 张青竹 ,  蒋任婕 ,  桑冠荞 ,  曹磊 ,  李恋恋 ,  张渼菏

IPC分类号： H01L29/775 ,  H01L21/335 ,  H01L29/417 ,  H01L29/06

摘要： 本申请公开了一种半导体器件及其制备方法、电子设备，该半导体器件包括衬底、沟道层堆栈部、环绕式栅极、源漏功能部和侧墙结构，沟道层堆栈部形成于衬底一侧，包括沿衬底的厚度方向排列的多个沟道层，沟道层的长度方向垂直于衬底的厚度方向，沟道层包括沿长度方向排列的第一端、中间段和第二端；环绕式栅极环绕中间段；侧墙结构，包括第一侧墙和第二侧墙，第一侧墙位于相邻沟道层的第一端之间以及相邻沟道层的第二端之间，第一侧墙包括空腔；第二侧墙位于沟道层堆栈部背离衬底一侧，且沿长度方向位于环绕式栅极两侧，第一侧墙的材质的介电常数高于第二侧墙的材质的介电常数。本申请提供的半导体器件可实现寄生电容与驱动性能的兼顾。

公开(公告)号：CN117727625A

公开(公告)日：2024-03-19

申请号：CN202311785167.9

申请日：2023-12-22

申请人： 中国科学院微电子研究所

发明人： 李俊峰 ,  王鹏 ,  桑冠荞 ,  曹磊 ,  蒋任婕 ,  李庆坤 ,  张青竹 ,  殷华湘 ,  罗军 ,  卢一泓 ,  熊文娟

IPC分类号： H01L21/311 ,  H01L21/336

摘要： 本发明涉及一种晶体管中鳍及鳍式场效应晶体管的制作方法。一种晶体管中鳍的制作方法，其包括：在衬底上外延半导体层；利用侧墙转移技术将所述半导体层刻蚀成鳍状部；用臭氧氧化所述鳍状部的侧壁，在侧壁形成氧化膜；利用原子层刻蚀法刻蚀去除所述氧化膜。本发明能够降低Fin粗糙度和界面态密度，从而可以提升器件性能。

公开(公告)号：CN116845108A

公开(公告)日：2023-10-03

申请号：CN202310148527.8

申请日：2023-02-14

申请人： 中国科学院微电子研究所

发明人： 姚佳欣 ,  曹磊 ,  李庆坤 ,  张青竹 ,  殷华湘

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 本申请提供一种半导体器件及其制备方法，在衬底表面的一侧外延生长超晶格叠层；刻蚀超晶格叠层，形成多个鳍片；在鳍片上沉积假栅；在刻蚀后鳍片的两端形成内侧墙；选择性刻蚀掺杂介质层，通过鳍片两侧剩余的掺杂介质层，对第二半导体层进行导电元素掺杂；去除鳍片两侧剩余的掺杂介质层；外延生长源漏极，刻蚀第一半导体层，实现第二半导体层纳米片的沟道释放，纳米片形成的叠层构成为多个导电沟道；形成环绕式栅极，环绕于纳米片堆叠层周围。从而本申请通过掺杂介质层对第二半导体层进行辅助掺杂后，再外延源漏形成缓冲区结构，从而能抑制源漏与沟道交叠区域带带隧穿漏电，降低了寄生沟道的影响，有效抑制了器件漏电，减轻了器件电学性能的退化。

公开(公告)号：CN115831752A

公开(公告)日：2023-03-21

申请号：CN202211501202.5

申请日：2022-11-28

申请人： 中国科学院微电子研究所

发明人： 张青竹 ,  李恋恋 ,  都安彦 ,  殷华湘 ,  曹磊

IPC分类号： H01L21/336 ,  H01L29/78

摘要： 本申请提供了一种半导体器件及其制备方法，该器件包括：第二部分衬底；位于第二部分衬底一侧的空洞层；位于空洞层远离第二部分衬底一侧的纳米片堆叠层；纳米片堆叠层包括多个纳米片形成的叠层；纳米片由半导体材料形成；纳米片形成的叠层构成多个导电沟道；环绕纳米片堆叠层周围的环绕式栅极；源漏极，位于纳米片堆叠层两端；源漏极的材料为掺杂导电元素的半导体材料。从而本申请通过设置空洞层，能够避免底部寄生沟道效应的影响，从而降低泄露电流和栅极电容的影响，能够进一步增加器件的电学性能。能很好的解决堆叠纳米片中自热效应带来的影响。有效的降低了漏致势垒降低效应，提高了亚阈值斜率、开关比等参数。

公开(公告)号：CN115064576A

公开(公告)日：2022-09-16

申请号：CN202210339902.2

申请日：2022-04-01

申请人： 中国科学院微电子研究所 ,  北方集成电路技术创新中心(北京)有限公司

发明人： 殷华湘 ,  张青竹 ,  姚佳欣 ,  曹磊

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336 ,  B82Y40/00

摘要： 本发明涉及一种半导体器件及其制备方法，半导体器件的纳米片堆栈部包括：纳米片堆栈部，其设置在所述衬底上；其中，所述纳米片堆栈部包括：多个纳米片形成的叠层，所述纳米片由半导体材料形成；所述纳米片形成的叠层构成多个导电沟道；环绕式栅极，其环绕于所述纳米堆栈部周围；源漏区(SD)，与纳米片堆栈部交界处为轻掺杂且陡峭的源漏扩展区(SDE)。本发明在内侧墙刻蚀之后源漏选择外延之前通过倾角离子注入形成SDE掺杂，然后在源漏退火之后形成陡峭、分布均匀且横向结深精确可控的SDE区，由此有效控制有效沟长、避免复杂的原位掺杂外延工艺。

公开(公告)号：CN114927422A

公开(公告)日：2022-08-19

申请号：CN202210339894.1

申请日：2022-04-01

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  张青竹 ,  姚佳欣 ,  曹磊

IPC分类号： H01L21/336 ,  H01L29/06 ,  B82Y40/00

摘要： 本发明涉及一种半导体器件制备方法，对鳍片上的第一半导体、第二半导体的超晶格叠层进行选择性刻蚀形成纳米片堆栈部，从外向内刻蚀掉部分超晶格叠层中第一半导体形成的纳米片，刻蚀掉的空间内沉积掺杂的内侧墙绝缘介质层，并进行退火，使得掺杂的内侧墙绝缘介质层的离子扩散至第二半导体形成的纳米片中，从而与源漏区接触区域形成SDE掺杂区。本发明通过生长掺杂的内侧墙绝缘介质层，然后在外延和源漏退火之后通过四周的掺杂扩散形成陡峭、分布均匀且横向结深精确可控的SDE区，由此有效控制有效沟长、避免复杂的原位掺杂外延或离子注入工艺。

公开(公告)号：CN113178491B

公开(公告)日：2024-07-16

申请号：CN202110232822.2

申请日：2021-03-03

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  张青竹 ,  张兆浩 ,  曹磊 ,  顾杰

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

摘要： 本发明涉及一种负电容场效应晶体管及其制备方法、一种半导体器件，负电容场效应晶体管包括：衬底；纳米片堆栈部，其设置在所述衬底上，形成多个导电沟道；纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述纳米片的宽度大于支撑结构的宽度；环绕式栅极，其环绕于纳米堆栈部周围；所述环绕式栅极包括铁电层。负电容场效应晶体管可以显著降低器件的亚阈值摆幅；同时多层堆叠的纳米片结构可以增加负电容场效应晶体管的工作电流和栅控性能；具由支撑结构的纳米片降低了多层栅介质在纳米片间的填充要求，并可以有效减小器件的漏电特性。

公开(公告)号：CN118136665A

公开(公告)日：2024-06-04

申请号：CN202311363144.9

申请日：2023-10-20

申请人： 中国科学院微电子研究所

发明人： 张青竹 ,  李恋恋 ,  都安彦 ,  殷华湘 ,  曹磊 ,  姚佳欣 ,  张兆浩 ,  李庆坤 ,  桑冠荞

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00

摘要： 本发明涉及一种空气侧墙堆叠纳米片环栅器件及制备方法。一种空气侧墙堆叠纳米片环栅器件，其包括：衬底，所述衬底上设有第一介质层；所述第一介质层内设有空隙阵列，所述空隙阵列包括多个空隙单元，每个空隙单元在所述衬底上方呈鳍式；设置于所述空隙单元上方的纳米片堆栈部，其中，所述纳米片堆栈部包括多个纳米片形成的叠层，所述纳米片形成的叠层构成多个导电沟道；环绕式栅极，其环绕所述纳米片堆栈部；源漏区，位于所述纳米片堆栈部的相对的两侧，所述源漏区与环绕式栅极之间设置有空侧墙；所述空隙阵列内部和所述空侧墙内部填充有空气、还原性气体或者惰性气体中的至少一种。本发明实现了全空气侧墙隔离，大幅降低了器件的寄生电容，并且工艺稳定，结构可以精确控制。

公开(公告)号：CN113178484B

公开(公告)日：2024-05-03

申请号：CN202110232823.7

申请日：2021-03-03

申请人： 中国科学院微电子研究所

发明人： 曹磊 ,  殷华湘 ,  张青竹 ,  张兆浩 ,  顾杰

IPC分类号： H01L29/74 ,  H01L29/749 ,  H01L21/332

摘要： 本发明涉及一种薄电容耦合晶闸管及薄电容耦合晶闸管的制备方法，薄电容耦合晶闸管包括：衬底；衬底上包括依次连接的阳极区、n基区、p基区、阴极区；所述P基区为纳米片堆栈部，所述纳米堆栈部形成多个导电沟道，纳米片堆栈部包括；纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述纳米片的宽度大于支撑结构的宽度；环绕式栅极，其环绕于纳米堆栈部周围。薄电容耦合晶体管(TCCT)展现出了明显的开关特性，基于体硅的Fishbone FET设计可以结合TCCT的设计方法，将其设计成为一个电容耦合的晶闸管，这将显著提升器件的开关特性和亚阈值摆幅，同时也可以利用Fishbone FET优异的电流驱动特性提升器件的工作电流，并且体硅与衬底的连接也有利于器件散热问题的解决。