公开(公告)号：CN111180519B

公开(公告)日：2024-02-23

申请号：CN202010010654.8

申请日：2020-01-06

申请人： 中国科学院微电子研究所

发明人： 李永亮 ,  程晓红 ,  李俊杰 ,  马雪丽 ,  杨红 ,  王晓磊 ,  罗军 ,  王文武

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/08 ,  H01L29/06 ,  H01L27/088

摘要： 本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。所述半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；其中，有源层形成在衬底的表面；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构形成在至少一条鳍状有源部和衬底上。所述半导体器件的制备方法用于制备所述半导体器件。所述集成电路包括上述半导体器件。本发明提供的半导体器件用于电子设备。

公开(公告)号：CN115331724A

公开(公告)日：2022-11-11

申请号：CN202110508166.4

申请日：2021-05-10

申请人： 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

发明人： 郑相贤 ,  杨红 ,  杨涛 ,  王文武 ,  李俊杰 ,  李永亮

IPC分类号： G11C29/08

摘要： 本发明提供一种存储器晶圆测试系统及方法，该系统包括：主处理器、第一存储器、第二存储器以及冗余处理器，其中，主处理器用于控制测试装置对待测存储器晶圆依次执行在先的一个测试类型的各测试项目，每次执行完一个测试项目，将待测存储器晶圆对应该测试项目的不良位元信息保存到第一存储器，并将不良位元信息从第一存储器拷贝到第二存储器；冗余处理器用于根据第二存储器中的不良位元信息依次获取待测存储器晶圆对应每个测试项目的不良位元数量。本发明能够减少整体测试时间，提高测试效率。

公开(公告)号：CN113314423B

公开(公告)日：2022-10-25

申请号：CN202110482059.9

申请日：2021-04-30

申请人： 中国科学院微电子研究所

发明人： 李永亮 ,  程晓红 ,  赵飞 ,  马雪丽 ,  杨红 ,  王晓磊 ,  罗军 ,  王文武

IPC分类号： H01L21/336 ,  H01L29/06 ,  H01L29/78

摘要： 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于确保形成在不同类区域上的鳍式场效应晶体管具有不同阈值电压的情况下，减少各鳍式场效应晶体管所包括的沟道区中的缺陷。所述制造方法包括：提供一基底；基底上形成有介质层，基底具有多类区域；在介质层位于每类区域上的部分内分别开设凹槽，并在位于每类区域上的凹槽内形成相应材质的半导体材料层；位于不同类区域上的半导体材料层为相应类的阈值调控层；去除介质层，并至少刻蚀半导体材料层和基底，以在每类区域上均形成沿第一方向延伸的鳍状结构；基于每一鳍状结构，在每类区域上均形成鳍式场效应晶体管，以使得位于不同类区域上的鳍式场效应晶体管具有不同的阈值电压。

公开(公告)号：CN114446335A

公开(公告)日：2022-05-06

申请号：CN202011218188.9

申请日：2020-11-04

申请人： 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

发明人： 康卜文 ,  杨红 ,  杨涛 ,  王文武 ,  范正萍 ,  殷华湘

IPC分类号： G11C5/06

摘要： 本申请公开了一种堆叠式存储器及其存储裸片的重置方法，包括：多个存储裸片；每一存储裸片设置有重置电路，具有独立的熔断信息，所述熔断信息是将存储裸片中设置的多组熔丝中的一组熔丝，按照一种熔断排列组合方式熔断获得，存储裸片所使用的熔断排列组合方式是根据堆叠式存储器制造过程依序确定的；每一存储裸片由包含熔断信息的信号单独选择和控制。也即，本申请堆叠式存储器中的存储裸片可以沿水平方向来区分选择和控制，通过在每一存储裸片中设置重置电路，在需要将存储裸片取下来重复利用时，可通过重置电路重置其上的熔断信息，使得存储裸片中剩余未被使用的熔丝组可以被使用，从而达到存储裸片能够被再次使用的目的，提高了芯片的活用性。

公开(公告)号：CN114093782A

公开(公告)日：2022-02-25

申请号：CN202010859056.8

申请日：2020-08-24

申请人： 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

发明人： 朴灿圭 ,  杨红 ,  杨涛 ,  王文武 ,  李俊峰 ,  李永亮

IPC分类号： H01L21/66 ,  H01L21/768

摘要： 本发明公开一种芯片和芯片的制造方法，涉及芯片领域，以使芯片衬底上和衬底内的裂纹都被检测到。芯片包括衬底、形成于衬底上的器件层、位于器件层上的互连层以及检测结构物，检测结构物用于检测芯片是否出现裂纹；检测结构物包括形成于衬底内的内部导电结构以及位于衬底上的外部导电结构，外部导电结构形成在内部导电结构上；其中，衬底具有中心区域以及围绕中心区域的外围区域，器件层形成在中心区域上，内部导电结构位于外围区域内，外部导电结构形成在外围区域上。本发明提供的一种芯片和芯片的制造方法用于检测芯片衬底上和衬底内的裂纹。

公开(公告)号：CN112649699B

公开(公告)日：2021-08-10

申请号：CN202011455709.2

申请日：2020-12-10

申请人： 北京智芯微电子科技有限公司 ,  北京芯可鉴科技有限公司 ,  国网信息通信产业集团有限公司 ,  中国科学院微电子研究所

发明人： 赵东艳 ,  王于波 ,  邵瑾 ,  陈燕宁 ,  张海峰 ,  张鹏 ,  刘芳 ,  杨红 ,  陈睿 ,  王文武 ,  都安彦 ,  李恋恋

IPC分类号： G01R31/08

摘要： 本发明涉及芯片测试领域，提供一种确定器件故障点的测试方法及装置。所述确定器件故障点的测试方法包括：按时间顺序对器件的介质层施加恒定电压和脉冲电压；监测所述脉冲电压的变化情况，根据所述脉冲电压的变化情况确定所述器件的介质层是否被击穿；在确定所述器件的介质层被击穿这一时刻停止施加所述脉冲电压，根据所述介质层的击穿情况确定所述器件最早发生故障的故障点。本发明在器件介质层被击穿的最早时期，能够立即感知到电压的变化，并立即停止施加电压。此时器件介质层击穿损坏不严重，可根据损坏情况精确定位器件最早发生故障的故障点的位置，从而分析出导致失效的具体原因，促进设计改进和制造工艺改进。

公开(公告)号：CN112731073A

公开(公告)日：2021-04-30

申请号：CN202011455731.7

申请日：2020-12-10

申请人： 北京智芯微电子科技有限公司 ,  北京芯可鉴科技有限公司 ,  国网信息通信产业集团有限公司 ,  中国科学院微电子研究所 ,  中国科学院大学

发明人： 赵东艳 ,  王于波 ,  周芝梅 ,  邵瑾 ,  陈燕宁 ,  付振 ,  袁远东 ,  杨红 ,  陈睿 ,  王文武 ,  都安彦 ,  李恋恋

IPC分类号： G01R31/12

摘要： 本发明涉及芯片测试领域，提供一种用于经时击穿测试的探针卡以及经时击穿测试方法。所述用于经时击穿测试的探针卡包括：印制电路板以及设置于所述印制电路板的探针，所述印制电路板设有用于输入经时击穿测试信号的输入端，还包括限流元件，所述探针的第一端通过所述限流元件连接所述印制电路板的输入端，所述探针的第二端用于输出所述经时击穿测试信号。本发明通过限流元件吸收器件栅氧化层被击穿时的瞬间大电流，防止器件内部的其它结构被损坏(击穿)，这种情况下器件处于早期损坏，容易确定早期损坏故障点的位置，有助于确定可靠性失效的根本原因。

公开(公告)号：CN111211110A

公开(公告)日：2020-05-29

申请号：CN202010038760.7

申请日：2020-01-14

申请人： 中国科学院微电子研究所

发明人： 张丹 ,  罗军 ,  都安彦 ,  高建峰 ,  赵超 ,  杨红 ,  王文武

IPC分类号： H01L23/528 ,  H01L23/532 ,  H01L21/768

摘要： 本发明公开一种电子器件及其制作方法、集成电路和电子设备，涉及集成电路制造技术领域，以采用含钴材料作为扩散阻挡层，降低导电互连结构的总电阻，提升导电互连结构的电传输特性。所述电子器件包括：衬底、形成在衬底上方的至少一层介电层以及至少一个导电互连结构。每层介电层开设至少一个互连过孔。至少一个互连过孔被至少一个导电互连结构一一对应贯穿。每个导电互连结构包括沿着互连过孔的孔深减小方向分布的扩散阻挡层和导电层。扩散阻挡层内含有钴材料。所述电子器件的制作方法应用于制作电子器件，所述电子器件应用于集成电路和电子设备中。

公开(公告)号：CN110335813A

公开(公告)日：2019-10-15

申请号：CN201910536868.6

申请日：2019-07-26

申请人： 中国科学院微电子研究所

发明人： 陈睿 ,  都安彦 ,  杨红 ,  韦亚一 ,  王文武

IPC分类号： H01L21/033

摘要： 本发明提供一种自对准双重图形的制备方法、硬掩模图案，涉及半导体制备技术领域，可以避免因颈缩问题造成后续形成的芯轴金属和非芯轴金属存在缺陷、布线不均匀等问题该自对准双重图形的制备方法，包括：在衬底上形成多个间隔且并排设置的芯轴；在相邻的两个所述芯轴之间形成至少两个第一填充结构，位于两个所述芯轴之间的所述第一填充结构与所述芯轴邻接；相邻两个所述芯轴之间的相邻所述第一填充结构之间间隔设置；在所述第一填充结构背离所述衬底一侧形成间隙壁，所述间隙壁与相邻两个所述第一填充结构围成一个非芯轴；所述第一填充结构与所述间隙壁的厚度之和不大于所述芯轴的厚度。

公开(公告)号：CN109950153A

公开(公告)日：2019-06-28

申请号：CN201910177053.3

申请日：2019-03-08

申请人： 中国科学院微电子研究所

发明人： 李永亮 ,  马雪丽 ,  王晓磊 ,  杨红 ,  李超雷 ,  王文武

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/32

摘要： 本申请提供了一种半导体结构与其制作方法。该制作方法包括；在衬底的表面上设置缺陷层，缺陷层的材料与衬底的材料不同且缺陷层中包括晶体缺陷；在缺陷层的裸露表面上设置缺陷消除层，缺陷消除层包括多个叠置的量子阱，各量子阱包括至少两个结构层，量子阱中与衬底距离最大的结构层的材料与衬底的材料不同；在缺陷消除层的裸露表面上设置包括导电沟道层的沟道结构，缺陷层的材料包括导电沟道层的材料的至少部分元素，与衬底的材料不同的结构层的材料包括导电沟道层的材料的至少部分元素。该方法使得导电沟道层在较大的厚度范围内均不会产生缺陷，从而降低了导电沟道中的缺陷的数量，进一步保证了器件具有良好的性能。