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公开(公告)号：CN113540348B
公开(公告)日：2024-02-06
申请号：CN202010291690.6
申请日：2020-04-14
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
摘要： 本申请涉及一种电容器结构及半导体器件，包括半导体基底；位于半导体基底上的多个电容器，所述电容器包括下电极、介电层和上电极；所述下电极具有侧壁、封闭的底部和开放的顶部，所述介电层包括位于所述下电极侧壁和底壁上的第一介电层，所述上电极包括位于所述第一介电层内侧的第一上电极，所述下电极、第一介电层和第一上电极构成第一电容；位于所述下电极顶部和所述第一介电层顶部之上的支撑物。本申请中的制造方法得到的圆筒形电容器及半导体器件，能够在保证深宽比的同时，有效改善制造方法中发生的下电极的倾斜和塌陷的问题。
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公开(公告)号：CN114792625A
公开(公告)日：2022-07-26
申请号：CN202110122127.0
申请日：2021-01-25
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： H01L21/033
摘要： 本发明公开一种半导体结构及其处理方法，涉及半导体结构制备技术领域，以解决由于半导体图案的深宽比增加，在湿法清洗时，具有大深宽比的图案会发生塌陷或者倾斜的现象。一种半导体结构，包括基底以及形成于所述基底上的图案化结构。一种半导体结构的处理方法包括：提供衬底；使用第一工艺气体对所述基底上的图案化结构进行等离子体处理，使得所述基底上的图案化结构的亲水性降低；对所述进行等离子体处理后的基底上的图案化结构进行湿法清洗。本发明提供的半导体结构的处理方法用于制备半导体结构。
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公开(公告)号：CN113948493A
公开(公告)日：2022-01-18
申请号：CN202010695472.9
申请日：2020-07-17
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： H01L23/528 , H01L21/768 , H01L27/22 , H01L27/24 , H01L27/11502 , H01L27/11585
摘要： 本发明提供一种半导体存储器件及其制造方法，存储器件包括：存储单元，该存储单元包括从下至上依次堆叠的底电极、介质层以及顶电极；底部金属线，与底电极连接；顶部金属线，与顶电极连接，且顶部金属线包括从顶部金属线沟槽向下纵向延伸的第一部分以及位于顶部金属线沟槽中的第二部分；层间介质层，环绕在存储单元和顶部金属线周围。本发明能够增加顶部金属线沟槽底部到存储单元介质层的距离。
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公开(公告)号：CN113496994A
公开(公告)日：2021-10-12
申请号：CN202010271223.7
申请日：2020-04-08
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： H01L23/528 , H01L21/768 , H01L27/11507 , H01L27/22 , H01L27/24
摘要： 本公开提供一种集成组合件、其制作方法及电子设备。本公开的集成组合件包括：半导体结构、衬层和顶部配线，所述衬层形成在所述半导体结构的侧壁上，并向上延伸至所述半导体结构的顶部以上，形成开口；所述顶部配线通过所述开口中的第一接触与所述半导体结构顶部电连接。该集成组合件，在制作其顶部配线时，不需要新增形成接触塞的掩模板、光刻工艺及蚀刻工艺，使得顶部电极的连接配线形成较易，且从顶部连接配线构造与形成方法上来看相对费用较低，节约制作成本。
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公开(公告)号：CN114628315A
公开(公告)日：2022-06-14
申请号：CN202011434941.8
申请日：2020-12-10
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： H01L21/768 , H01L23/528 , H01L21/8242 , H01L21/8244 , H01L21/8246 , H01L27/108 , H01L27/11 , H01L27/112 , H01L27/22
摘要： 本申请公开了一种半导体器件的接触孔形成方法、半导体器件，包括：形成覆盖第一介质层的第一阻挡层，第一介质层内有着陆焊垫和电极；对第一阻挡层进行部分刻蚀以在电极对应位置形成刻蚀阻挡图案；在刻蚀阻挡图案和第一阻挡层上依次形成多层被第二介质层隔开的第二阻挡层，对第二阻挡层、第二介质层、第一阻挡层进行刻蚀以在着陆焊垫对应位置形成电容器；回填第二介质层直至将电容器覆盖，对回填的第二介质层进行倾斜刻蚀以形成与电极接触的接触孔，位于刻蚀阻挡图案上部的形状为圆锥形，由于刻蚀阻挡图案作用，位于刻蚀阻挡图案下部的刻蚀相当于是垂直刻蚀，垂直刻蚀不会出现底部无法刻开的问题，进而使得接触孔尺寸可以做得更小。
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公开(公告)号：CN115020318A
公开(公告)日：2022-09-06
申请号：CN202110246734.8
申请日：2021-03-05
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： H01L21/762 , H01L27/108
摘要： 本发明涉及一种半导体器件、DRAM及其制造方法，属于半导体技术领域，解决现有通孔双镶嵌刻蚀方案存在通孔倒角不均衡或者容易产生围栏的问题。器件包括：金属部件设置半导体衬底中；第一互连件设置在ILD层的第一开口中并与第一金属部件的顶面接触；第二互连件设置在ILD层的第二开口中，包括主体部和位于主体部下方的第一支部和第二支部，第一支部和第二支部分别与第二金属部件和第三金属部件的顶面接触，第一支部的宽度、第二支部的宽度和介于第一支部和第二支部之间的ILD层的凸起部的宽度之和小于等于主体部的宽度，ILD层的凸起部具有圆倒角。空腔大幅度增大了沟槽刻蚀工艺窗口，使得倒角能够有效圆角化并能够提高器件的可靠性。
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公开(公告)号：CN114497036A
公开(公告)日：2022-05-13
申请号：CN202011256680.5
申请日：2020-11-11
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： H01L27/088 , H01L21/8234 , H01L27/108 , H01L21/8242
摘要： 本发明涉及一种晶体管及其制造方法和DRAM器件，属于半导体技术领域，解决了现有鳍高度增加导致存储器结构的厚度增加，进而短沟道效应改善会受限制的问题。晶体管包括：半导体衬底；鳍片，位于所述半导体衬底上，其中，所述鳍片包括两端的源/漏区，以及夹置于所述源/漏区之间的至少两个沟道区；STI，位于所述半导体衬底上，且至少位于所述鳍片两侧，所述鳍片的顶部高于所述STI的顶部；栅堆叠，跨过所述沟道区与所述鳍片相交。多鳍状沟道区增加了沟道区与栅堆叠之间的接触面积，进而能够有效地改善短沟道效应。
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公开(公告)号：CN113540348A
公开(公告)日：2021-10-22
申请号：CN202010291690.6
申请日：2020-04-14
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： H01L49/02 , H01L21/02 , H01L27/108
摘要： 本申请涉及一种电容器结构及半导体器件，包括半导体基底；位于半导体基底上的多个电容器，所述电容器包括下电极、介电层和上电极；所述下电极具有侧壁、封闭的底部和开放的顶部，所述介电层包括位于所述下电极侧壁和底壁上的第一介电层，所述上电极包括位于所述第一介电层内侧的第一上电极，所述下电极、第一介电层和第一上电极构成第一电容；位于所述下电极顶部和所述第一介电层顶部之上的支撑物。本申请中的制造方法得到的圆筒形电容器及半导体器件，能够在保证深宽比的同时，有效改善制造方法中发生的下电极的倾斜和塌陷的问题。
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公开(公告)号：CN113540347B
公开(公告)日：2024-02-02
申请号：CN202010291407.X
申请日：2020-04-14
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
摘要： 本申请涉及一种圆筒形电容器结构及半导体器件，包括：半导体基底；位于半导体基底上的多个电容器，所述电容器包括下电极、介电层和上电极；位于所述下电极顶部上方的支撑物。本申请中的制造方法得到的电容器及半导体器件，能够在保证深宽比的同时，有效改善制造方法中发生的下电极的倾斜和塌陷的问题。
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公开(公告)号：CN114695075A
公开(公告)日：2022-07-01
申请号：CN202011643609.2
申请日：2020-12-31
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： H01L21/02 , H01L21/268
摘要： 本发明公开一种半导体器件的制备方法，涉及半导体器件制备技术领域，以解决由于图案化的硬掩模的纵横比较大，在湿法清洗工艺中会发生塌陷或者倾斜的现象。半导体器件的制备方法包括：提供衬底。该衬底包括图案化的硬掩模层，图案化的硬掩模层包括多晶硅层或非晶硅层。使用第一工艺气体对图案化的硬掩模层进行等离子体处理，使得多晶硅层或非晶硅层的亲水性降低。对进行等离子体处理的图案化的硬掩模层进行湿法清洗，去除图案化的硬掩模层在图案化过程中形成的残留物。本发明提供的半导体器件的制备方法用于半导体器件。
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