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公开(公告)号：CN111354792B
公开(公告)日：2023-09-12
申请号：CN201811567232.X
申请日：2018-12-20
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明提供一种LDMOS器件及其形成方法、半导体器件的形成方法，LDMOS器件包括：位于漂移区内的漏区；位于体区内的源区，基底暴露出所述源区表面，且所述源区紧挨栅极结构，所述源区的掺杂类型与漏区的掺杂类型相同；位于所述体区内且紧挨所述源区的体接触区，所述基底暴露出所述体接触区表面，且所述体接触区的掺杂类型与所述体区的掺杂类型相同；位于所述体区内且位于所述体接触区下方的击穿调节掺杂区，所述击穿调节掺杂区的掺杂类型与所述体区的掺杂类型相同，所述击穿调节掺杂区适于提高所述体区与漂移区之间的抗穿通能力。本发明在体接触区与体区之间设置有击穿调节掺杂区，提高体区与漂移区之间的抗穿通能力。
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公开(公告)号：CN110350031B
公开(公告)日：2022-09-13
申请号：CN201810283071.5
申请日：2018-04-02
IPC分类号： H01L29/78 , H01L21/336
摘要： 本发明提供了一种LDMOS器件，包括漏极、漂移区、场氧化层，所述漂移区的部分区域被所述场氧化层覆盖，所述漏极设置在所述漂移区内，所述LDMOS器件还包括导体板，所述导体板一部分设置在所述场氧化层上，并至少还有一部分沿接近所述漏极的方向延伸至所述漂移区上，所述导体板与所述漏极间设置有将两者相隔离的电介质层，所述漏极与所述导体板构成第一寄生电容，所述导体板与所述漂移区间设置有将两者相隔离的电介质层，所述导体板与所述漂移区构成第二寄生电容，所述第一寄生电容与所述第二寄生电容串联设置。本发明还提供了一种LDMOS器件制造工艺。
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公开(公告)号：CN108109968A
公开(公告)日：2018-06-01
申请号：CN201611048635.4
申请日：2016-11-24
IPC分类号： H01L23/00
摘要： 本发明提供一种半导体器件及半导体器件的制造方法。所述方法包括：提供包含核心电路的衬底，在所述衬底上形成有梳状顶部金属层，所述梳状顶部金属层与核心电路导电连接；在所述梳状顶部金属层上形成钝化层，在所述钝化层中形成露出部分所述顶部金属层的开口；在所述钝化层的开口区域涂覆含有导电颗粒的涂层。根据本发明的方法获得的器件具备稳定的物理不可克隆功能，可提高半导体器件的防攻击能力。
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公开(公告)号：CN106997843A
公开(公告)日：2017-08-01
申请号：CN201610044356.4
申请日：2016-01-22
IPC分类号： H01L21/02
摘要： 本发明提供了一种半导体器件安全认证方法，提供一半导体衬底，半导体衬底上形成有半导体器件以及电容矩阵，电容矩阵包括多个电容器，电容器包括第一基板、形成于第一基板上的介质层以及形成于介质层上的第二基板，所述电容矩阵中包括至少一个与其他电容器介质层的第一表面的面积存在差异的电容器，所述第一表面为介质层靠近第二基板的一面；多次比较电容矩阵中任意两个电容器的电容值，并且每次比较的电容器不完全相同，获得多个比较结果；将获得的多个比较结果构成的序列作为半导体器件的密钥。利用电容值差异应用于半导体器件的安全认证，具有广泛的发展前景。
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公开(公告)号：CN101635278B
公开(公告)日：2011-11-30
申请号：CN200810040858.5
申请日：2008-07-22
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 彭坤
IPC分类号： H01L21/8242 , H01L21/266
摘要： 本发明涉及一种DRAM中存储单元的离子掺杂方法，该存储单元具有制作于硅基底内的有源区，位于硅基底有源区表面的若干掺杂结构字线。该方法包括以下步骤：1：氧化掺杂结构字线表面，侧壁及相邻掺杂结构字线之间的硅基底表面；2：在已氧化的掺杂结构字线表面及已氧化的硅基底表面涂覆光阻；3：欲进行掺杂的位于掺杂结构字线之间的已氧化的硅基底表面的光阻；4：将欲掺杂离子注入步骤3中已去除光阻的掺杂结构字线之间的硅基底内有源区。本发明通过在涂敷光阻之前对存储单元表面进行直接氧化，提高其与光阻的粘附性和光阻的均匀性，解决传统掺杂方法中光阻与存储单元表面粘附性差问题，及因粘附性差导致DRAM刷新时间降低的问题。
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公开(公告)号：CN106815626B
公开(公告)日：2020-10-09
申请号：CN201510867349.X
申请日：2015-12-01
IPC分类号： G06K19/07 , G06K19/073 , G06K19/077
摘要： 一种物理不可克隆产品及其制造的方法，所述方法包括：生成电阻块，所述电阻块为具有电阻的导电板；对所述电阻块进行阻值随机化处理；形成电阻块矩阵，所述电阻块矩阵包括两个所述处理后的电阻块：第一电阻块及第二电阻块，当所述第一电阻块阻值大于所述第二电阻块时，所述电阻块矩阵输出1，当所述第一电阻块阻值小于所述第二电阻块时，所述电阻块矩阵输出0；取至少一个所述电阻块矩阵，设置于所述产品上，得到所述物理不可克隆产品。采用上述方案可以实现物理不可克隆。
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公开(公告)号：CN107104035B
公开(公告)日：2020-08-28
申请号：CN201610094474.6
申请日：2016-02-19
IPC分类号： H01L21/02
摘要： 本发明提供了一种半导体器件安全认证方法，提供一半导体衬底，半导体衬底上形成有半导体器件以及至少一个电路元件矩阵，电路元件矩阵包括多个同一种类的电路元件，电路元件包括底层抗反射层，电路元件矩阵中至少部分电路元件的底层抗反射层的形状存在差异；多次比较电路元件矩阵中任意两个电路元件的元件参数值，并且每次比较的电路元件不完全相同，获得多个比较结果；将获得的多个比较结果构成的序列作为半导体器件的密钥。由于电路元件矩阵中至少部分电路元件的底层抗反射层的形状存在差异，因此电路元件矩阵中至少部分电路元件的元件参数值存在差异，利用元件参数值差异应用于半导体器件的安全认证，具有广泛的发展前景。
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公开(公告)号：CN105514107B
公开(公告)日：2018-07-24
申请号：CN201410487435.3
申请日：2014-09-22
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 彭坤
IPC分类号： H01L27/115 , H01L29/792
摘要： 本申请公开了一种非易失性存储器及其制作方法。该非易失性存储器包括：衬底；栅极结构，包括依次设置于衬底上的隧穿介质层、捕获电荷层、顶部介质层和栅极材料层；源极和漏极，设置于栅极结构的两侧的衬底中，且源极和漏极的导电类型与衬底的导电类型相反；掺杂半导体层，设置于漏极中并与捕获电荷层相连，且掺杂半导体层的导电类型与漏极的导电类型相反。本申请利用掺杂半导体层的能带宽度明显小于隧穿介质层的能带宽度的性质，从而在捕获电荷层和衬底之间形成隧穿通道以使电子能够通过隧穿通道发生隧穿，进而减少了非易失性存储器的工作电压，并进一步提高了非易失性存储器的读写速度。
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公开(公告)号：CN104576343B
公开(公告)日：2018-03-06
申请号：CN201310520215.1
申请日：2013-10-29
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/28
摘要： 本发明提供了一种栅极氧化层的制造方法，包括：提供一半导体衬底；在所述半导体衬底上形成第一栅极氧化层；在所述第一栅极氧化层上涂布光刻胶并进行光刻和湿法刻蚀，形成开口；利用药液SPM去除所述第一栅极氧化层上的光刻胶；利用药液SC1去除所述开口上的寄生氧化层；在所述开口上形成第二栅极氧化层。在本发明提供的栅极氧化层的制造方法中，在药液SPM去除光刻胶之后，再通过药液SC1去除由于药液SPM去除光刻胶时所生成的寄生氧化层，从而保证了薄型栅极氧化层的厚度均匀性。
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公开(公告)号：CN107104035A
公开(公告)日：2017-08-29
申请号：CN201610094474.6
申请日：2016-02-19
IPC分类号： H01L21/02
摘要： 本发明提供了一种半导体器件安全认证方法，提供一半导体衬底，半导体衬底上形成有半导体器件以及至少一个电路元件矩阵，电路元件矩阵包括多个同一种类的电路元件，电路元件包括底层抗反射层，电路元件矩阵中至少部分电路元件的底层抗反射层的形状存在差异；多次比较电路元件矩阵中任意两个电路元件的元件参数值，并且每次比较的电路元件不完全相同，获得多个比较结果；将获得的多个比较结果构成的序列作为半导体器件的密钥。由于电路元件矩阵中至少部分电路元件的底层抗反射层的形状存在差异，因此电路元件矩阵中至少部分电路元件的元件参数值存在差异，利用元件参数值差异应用于半导体器件的安全认证，具有广泛的发展前景。
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