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公开(公告)号：CN107403754A
公开(公告)日：2017-11-28
申请号：CN201610331274.8
申请日：2016-05-18
IPC分类号： H01L21/768
CPC分类号： H01L21/76889
摘要： 本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，所述半导体衬底上形成有图形化的第一多晶硅层和第二多晶硅层；在图形化的第一多晶硅层和第二多晶硅层上形成底部硅化物阻挡层、中间硅化物阻挡层和顶部硅化物阻挡层；图形化顶部硅化物阻挡层，以定义待形成硅化物的区域；以图形化的顶部硅化物阻挡层为遮蔽层，去述中间硅化物阻挡层位于待形成硅化物的区域内的部分；去除底部硅化物阻挡层位于待形成硅化物的区域内的部分，其中，中间硅化物阻挡层对顶部硅化物阻挡层和底部硅化物阻挡层具有选择性。该制作方法可以提高多晶硅互连层侧壁硅化物形成能力。该半导体器件和电子装置具有电学性能更好。
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公开(公告)号：CN110364561B
公开(公告)日：2023-03-14
申请号：CN201810322846.5
申请日：2018-04-11
IPC分类号： H01L29/06 , H01L21/336
摘要： 本发明揭示了一种半导体结构及其形成方法，所述半导体结构包括：间隔形成在半导体衬底中的第一有源区和第二有源区；连接栅极，一个所述连接栅极形成在一个所述第一有源区和一个所述第二有源区上，且一个所述连接栅极位于一个所述第一有源区和一个所述第二有源区之间具有连接部，所述连接部的延伸方向与所述第一有源区和所述第二有源区的排列方向不一致；以及硅化物层，所述硅化物层覆盖在所述第一有源区和第二有源区上，并沿所述连接部跨过所述连接部。于是，通过硅化物层的特别设计，使得连接栅极的连接部上的硅化物得以完整，即硅化物的质量得到保证，从而有效降低有源区负载，提高器件工作时的饱和电流。
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公开(公告)号：CN110729232A
公开(公告)日：2020-01-24
申请号：CN201810785736.2
申请日：2018-07-17
IPC分类号： H01L21/768 , H01L23/535
摘要： 本发明涉及半导体器件、其制作方法及电子设备，所述半导体器件包括在半导体衬底上的第一方向上间隔排列的多个栅极结构和多个高度调节单元，其中，相邻两个栅极结构之间形成有沿第二方向延伸的间隙，高度调节单元位于所述间隙在第二方向的延伸线上，互连层填充所述间隙并延伸覆盖于高度调节单元，而硅化层覆盖所述互连层。上述方案中高度调节单元可以抬高位于间隙之外的互连层的下表面的高度，从而减小填充间隙的互连层的上表面与位于间隙之外的互连层上表面之间的高度落差以改善互连层的平整性，进而提高硅化层在互连层上的覆盖能力，本发明另外还提供了上述半导体器件的制作方法以及包括上述半导体器件的电子设备。
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公开(公告)号：CN110364561A
公开(公告)日：2019-10-22
申请号：CN201810322846.5
申请日：2018-04-11
IPC分类号： H01L29/06 , H01L21/336
摘要： 本发明揭示了一种半导体结构及其形成方法，所述半导体结构包括：间隔形成在半导体衬底中的第一有源区和第二有源区；连接栅极，一个所述连接栅极形成在一个所述第一有源区和一个所述第二有源区上，且一个所述连接栅极位于一个所述第一有源区和一个所述第二有源区之间具有连接部，所述连接部的延伸方向与所述第一有源区和所述第二有源区的排列方向不一致；以及硅化物层，所述硅化物层覆盖在所述第一有源区和第二有源区上，并沿所述连接部跨过所述连接部。于是，通过硅化物层的特别设计，使得连接栅极的连接部上的硅化物得以完整，即硅化物的质量得到保证，从而有效降低有源区负载，提高器件工作时的饱和电流。
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公开(公告)号：CN106504984A
公开(公告)日：2017-03-15
申请号：CN201510564057.9
申请日：2015-09-07
IPC分类号： H01L21/28
CPC分类号： H01L21/28035
摘要： 本发明提供一种半导体器件的制备方法，在形成第二多晶硅层之后，在第二多晶硅层上形成保护层，并且，在刻蚀保护层和第二多晶硅层之后，在第一介质层上形成第二介质层。在采用干法刻蚀第二介质层和第一介质层时，保护层防止干法刻蚀工艺损伤第二多晶硅层，并且，保留侧墙周围的部分第二介质层以及部分第一介质层，在采用湿法刻蚀工艺去除保护层时，第二介质层和第一介质层保护侧墙不受湿法刻蚀工艺的影响。最后，通过湿法刻蚀工艺将保护层、第一介质层和第二介质层完全去除，本发明中，保护侧墙和第二多晶硅层不受刻蚀工艺的影响，提高器件的性能。
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公开(公告)号：CN107403754B
公开(公告)日：2020-10-16
申请号：CN201610331274.8
申请日：2016-05-18
IPC分类号： H01L21/768
摘要： 本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，所述半导体衬底上形成有图形化的第一多晶硅层和第二多晶硅层；在图形化的第一多晶硅层和第二多晶硅层上形成底部硅化物阻挡层、中间硅化物阻挡层和顶部硅化物阻挡层；图形化顶部硅化物阻挡层，以定义待形成硅化物的区域；以图形化的顶部硅化物阻挡层为遮蔽层，去述中间硅化物阻挡层位于待形成硅化物的区域内的部分；去除底部硅化物阻挡层位于待形成硅化物的区域内的部分，其中，中间硅化物阻挡层对顶部硅化物阻挡层和底部硅化物阻挡层具有选择性。该制作方法可以提高多晶硅互连层侧壁硅化物形成能力。该半导体器件和电子装置具有电学性能更好。
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公开(公告)号：CN110729232B
公开(公告)日：2022-03-04
申请号：CN201810785736.2
申请日：2018-07-17
IPC分类号： H01L21/768 , H01L23/535
摘要： 本发明涉及半导体器件、其制作方法及电子设备，所述半导体器件包括在半导体衬底上的第一方向上间隔排列的多个栅极结构和多个高度调节单元，其中，相邻两个栅极结构之间形成有沿第二方向延伸的间隙，高度调节单元位于所述间隙在第二方向的延伸线上，互连层填充所述间隙并延伸覆盖于高度调节单元，而硅化层覆盖所述互连层。上述方案中高度调节单元可以抬高位于间隙之外的互连层的下表面的高度，从而减小填充间隙的互连层的上表面与位于间隙之外的互连层上表面之间的高度落差以改善互连层的平整性，进而提高硅化层在互连层上的覆盖能力，本发明另外还提供了上述半导体器件的制作方法以及包括上述半导体器件的电子设备。
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公开(公告)号：CN106504984B
公开(公告)日：2019-04-19
申请号：CN201510564057.9
申请日：2015-09-07
IPC分类号： H01L21/28
摘要： 本发明提供一种半导体器件的制备方法，在形成第二多晶硅层之后，在第二多晶硅层上形成保护层，并且，在刻蚀保护层和第二多晶硅层之后，在第一介质层上形成第二介质层。在采用干法刻蚀第二介质层和第一介质层时，保护层防止干法刻蚀工艺损伤第二多晶硅层，并且，保留侧墙周围的部分第二介质层以及部分第一介质层，在采用湿法刻蚀工艺去除保护层时，第二介质层和第一介质层保护侧墙不受湿法刻蚀工艺的影响。最后，通过湿法刻蚀工艺将保护层、第一介质层和第二介质层完全去除，本发明中，保护侧墙和第二多晶硅层不受刻蚀工艺的影响，提高器件的性能。
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公开(公告)号：CN106206405B
公开(公告)日：2019-04-02
申请号：CN201510214828.1
申请日：2015-04-29
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/768 , H01L29/423 , H01L21/28
摘要： 本发明提供了一种半导体器件及其形成方法，所述半导体器件的形成方法包括：在去除部分第一阻挡材料层，形成露出覆盖在栅极，以及部分导电层的第一阻挡层，并在第一阻挡层露出的栅极以及导电层上形成金属硅化物层后，在所述半导体衬底上形成填充层。所述填充层填充在去除部分第一阻挡材料层过程中，因为去除了部分侧墙致使在侧墙和栅极之间形成的缺口。从而提高后续形成的半导体器件的导电层和栅极之间的绝缘性，以避免后续使用过程中，出现因为侧墙和栅极之间的缺口从而造成导电层和栅极被击穿的缺陷的现象，从而进一步降低栅极和导电层之间被击穿的概率，提高后续形成的半导体器件的性能。
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公开(公告)号：CN105514159B
公开(公告)日：2018-11-16
申请号：CN201410494936.4
申请日：2014-09-24
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L29/78 , H01L21/336 , H01L27/11 , H01L21/8244
摘要： 本发明提供了一种半导体器件及其形成方法、静态随机存储器的形成方法，晶体管的栅极结构中的绝缘层为两层结构，即氧化硅绝缘层和氮化硅绝缘层，这两层绝缘层的是先干法刻蚀所述氮化硅绝缘层，接着再湿法刻蚀所述氧化硅绝缘层，在湿法刻蚀所述氧化硅绝缘层的过程的同时还可以去除掉干法刻蚀氮化硅绝缘层的过程中所残留的氮化硅颗粒，从而避免了残留的氮化硅颗粒导致栅极结构存在残留缺陷的问题，提高了产品良率。
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