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公开(公告)号：CN106904568B
公开(公告)日：2019-06-28
申请号：CN201510980329.3
申请日：2015-12-23
摘要： 本发明涉及一种MEMS器件及其制备方法、电子装置。所述方法包括步骤S1：提供基底，在所述基底上形成有尺寸小于所述基底的功能材料层，以形成台阶形结构，在所述基底上和所述功能材料层的侧壁上形成有顶角变圆的缓冲层；步骤S2：在所述缓冲层和所述功能材料层上形成覆盖层，以覆盖所述功能材料层；步骤S3：在所述覆盖层上交替地形成第一金属层和第二金属层，以形成至少包含4层的金属叠层结构。本发明所述方法具有如下的优点：1)通过添加氧化物OX获得圆化顶角(corner rounding)效果的同时减小上层金属膜的应力，解决了缝隙孔洞(seam void)的问题；2)由于对应力有所改变，也降低了后续可能造成的分层问题；3)对于后续制程没有带来其他的副作用。
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公开(公告)号：CN108878350B
公开(公告)日：2020-11-03
申请号：CN201710322574.4
申请日：2017-05-09
发明人： 李广宁
IPC分类号： H01L21/768
摘要： 本发明公开了一种金属层结构及其制作方法、半导体结构及其制作方法，本发明通过在一基底上形成第一阻挡层和在所述第一阻挡层上形成一导电层的步骤之间，增加对所述第一阻挡层进行等离子体处理工艺，不仅可以减少所述第一阻挡层表面的碳含量，降低金属层结构的接触电阻，而且为后续导电层的形成提供一个良好的生长界面，有利于后续导电层的晶粒均匀生长。从而，得到表面平整的金属层结构，有利于半导体结构的后续工艺，提高半导体结构的良率和性能。
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公开(公告)号：CN107706146B
公开(公告)日：2020-07-28
申请号：CN201610642822.9
申请日：2016-08-08
IPC分类号： H01L21/768 , H01L21/603
摘要： 本发明提供一种半导体器件的制备方法，包括：提供第一衬底，在所述第一衬底中形成沟槽；在所述沟槽中填充金属形成第一插塞，且所述第一插塞的上表面高于所述第一衬底的一表面；提供第二衬底，所述第二衬底中具有第二插塞及与所述第二插塞的一端连接的器件层，所述第二插塞的另一端在所述第二衬底的一表面处暴露；以及将所述第一衬底的一表面与所述第二衬底的一表面键合，且所述第一插塞与所述第二插塞电性连接，所述第一插塞和所述第二插塞形成通孔。本发明中，形成的通孔的深宽比更大，节省通孔占用的器件的面积，降低成本。
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公开(公告)号：CN107768232B
公开(公告)日：2020-03-13
申请号：CN201610709471.9
申请日：2016-08-23
发明人： 李广宁
IPC分类号： H01L21/02
摘要： 本发明公开了一种器件表面的保护层的去除方法，包括：对所述保护层进行软化处理；采用快速原子轰击方式轰击已软化的所述保护层，使已软化的所述保护层中的化学键发生断链；采用灰化方法去除已断链的所述保护层。本发明通过对所述保护层进行软化处理，降低已固化的所述保护层的硬度；然后，采用快速原子轰击的方式，打断所述保护层材料的化学键，形成很多断链的化学键，使得所述保护层的性质发生变化，有利于后续的灰化处理过程；最后，对已断链的所述保护层材料通过灰化的方式就很容易被去除掉。采用本发明提供的所述去除方法，能够完全的去除所述保护层，不会影响后续返工的工艺以及器件的电性。
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公开(公告)号：CN106504984B
公开(公告)日：2019-04-19
申请号：CN201510564057.9
申请日：2015-09-07
IPC分类号： H01L21/28
摘要： 本发明提供一种半导体器件的制备方法，在形成第二多晶硅层之后，在第二多晶硅层上形成保护层，并且，在刻蚀保护层和第二多晶硅层之后，在第一介质层上形成第二介质层。在采用干法刻蚀第二介质层和第一介质层时，保护层防止干法刻蚀工艺损伤第二多晶硅层，并且，保留侧墙周围的部分第二介质层以及部分第一介质层，在采用湿法刻蚀工艺去除保护层时，第二介质层和第一介质层保护侧墙不受湿法刻蚀工艺的影响。最后，通过湿法刻蚀工艺将保护层、第一介质层和第二介质层完全去除，本发明中，保护侧墙和第二多晶硅层不受刻蚀工艺的影响，提高器件的性能。
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公开(公告)号：CN106904568A
公开(公告)日：2017-06-30
申请号：CN201510980329.3
申请日：2015-12-23
CPC分类号： B81C1/00103 , B81B1/00 , H04R31/00
摘要： 本发明涉及一种MEMS器件及其制备方法、电子装置。所述方法包括步骤S1：提供基底，在所述基底上形成有尺寸小于所述基底的功能材料层，以形成台阶形结构，在所述基底上和所述功能材料层的侧壁上形成有顶角变圆的缓冲层；步骤S2：在所述缓冲层和所述功能材料层上形成覆盖层，以覆盖所述功能材料层；步骤S3：在所述覆盖层上交替地形成第一金属层和第二金属层，以形成至少包含4层的金属叠层结构。本发明所述方法具有如下的优点：1)通过添加氧化物OX获得圆化顶角(corner rounding)效果的同时减小上层金属膜的应力，解决了缝隙孔洞(seam void)的问题；2)由于对应力有所改变，也降低了后续可能造成的分层问题；3)对于后续制程没有带来其他的副作用。
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公开(公告)号：CN109422234A
公开(公告)日：2019-03-05
申请号：CN201710778403.2
申请日：2017-09-01
摘要： 本申请公开了一种测试结构及其制造方法，涉及半导体技术领域。所述方法包括：提供顶部晶圆结构，所述顶部晶圆结构包括：顶部晶圆和在所述顶部晶圆的底部彼此间隔开的多个第一焊盘；提供底部晶圆结构，所述底部晶圆结构包括：底部晶圆和在所述底部晶圆的顶部彼此间隔开的多个第二焊盘，相邻的两个第二焊盘中的至少一个第二焊盘的侧面具有绝缘层；将所述多个第一焊盘与所述多个第二焊盘通过共晶键合的方式键合，其中每个第一焊盘与一个第二焊盘键合，从而形成多个焊盘。本申请可以改善键合后的焊盘相连的问题。
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公开(公告)号：CN107768232A
公开(公告)日：2018-03-06
申请号：CN201610709471.9
申请日：2016-08-23
发明人： 李广宁
IPC分类号： H01L21/02
摘要： 本发明公开了一种器件表面的保护层的去除方法，包括：对所述保护层进行软化处理；采用快速原子轰击方式轰击已软化的所述保护层，使已软化的所述保护层中的化学键发生断链；采用灰化方法去除已断链的所述保护层。本发明通过对所述保护层进行软化处理，降低已固化的所述保护层的硬度；然后，采用快速原子轰击的方式，打断所述保护层材料的化学键，形成很多断链的化学键，使得所述保护层的性质发生变化，有利于后续的灰化处理过程；最后，对已断链的所述保护层材料通过灰化的方式就很容易被去除掉。采用本发明提供的所述去除方法，能够完全的去除所述保护层，不会影响后续返工的工艺以及器件的电性。
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公开(公告)号：CN107706146A
公开(公告)日：2018-02-16
申请号：CN201610642822.9
申请日：2016-08-08
IPC分类号： H01L21/768 , H01L21/603
CPC分类号： H01L21/76898 , H01L24/81 , H01L2224/81895
摘要： 本发明提供一种半导体器件的制备方法，包括：提供第一衬底，在所述第一衬底中形成沟槽；在所述沟槽中填充金属形成第一插塞，且所述第一插塞的上表面高于所述第一衬底的一表面；提供第二衬底，所述第二衬底中具有第二插塞及与所述第二插塞的一端连接的器件层，所述第二插塞的另一端在所述第二衬底的一表面处暴露；以及将所述第一衬底的一表面与所述第二衬底的一表面键合，且所述第一插塞与所述第二插塞电性连接，所述第一插塞和所述第二插塞形成通孔。本发明中，形成的通孔的深宽比更大，节省通孔占用的器件的面积，降低成本。
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公开(公告)号：CN106504984A
公开(公告)日：2017-03-15
申请号：CN201510564057.9
申请日：2015-09-07
IPC分类号： H01L21/28
CPC分类号： H01L21/28035
摘要： 本发明提供一种半导体器件的制备方法，在形成第二多晶硅层之后，在第二多晶硅层上形成保护层，并且，在刻蚀保护层和第二多晶硅层之后，在第一介质层上形成第二介质层。在采用干法刻蚀第二介质层和第一介质层时，保护层防止干法刻蚀工艺损伤第二多晶硅层，并且，保留侧墙周围的部分第二介质层以及部分第一介质层，在采用湿法刻蚀工艺去除保护层时，第二介质层和第一介质层保护侧墙不受湿法刻蚀工艺的影响。最后，通过湿法刻蚀工艺将保护层、第一介质层和第二介质层完全去除，本发明中，保护侧墙和第二多晶硅层不受刻蚀工艺的影响，提高器件的性能。
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