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公开(公告)号：CN107481948A
公开(公告)日：2017-12-15
申请号：CN201610403191.5
申请日：2016-06-08
发明人： 李莹
摘要： 本发明提供一种用于同时检测多个底部接触塞的工艺窗口的版图结构，包括：电连接测试衬垫的多个第一金属层，所述第一金属层按相同间距呈横向排列，所述第一金属层的走向和特征尺寸与相变材料层的走向和特征尺寸一致；电连接有源区的多个第二金属层，位于所述版图结构中央位置之外的所述第二金属层彼此隔离，所述第二金属层的走向与所述第一金属层的走向相垂直。根据本发明，可以全面有效的检测底部接触塞的工艺窗口，提升工艺的可靠性。
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公开(公告)号：CN106960905A
公开(公告)日：2017-07-18
申请号：CN201610012209.9
申请日：2016-01-08
发明人： 李莹
IPC分类号： H01L45/00
CPC分类号： H01L45/16 , H01L45/06 , H01L45/1253 , H01L45/144
摘要： 本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有层间介电层，在层间介电层中形成有通孔；形成完全填充所述通孔的底部电极材料层；沉积相变材料层，覆盖底部电极材料层，相变材料层的材料为掺氮的GeSbTe。根据本发明，在实施后段制造工艺时，构成相变材料层的GeSbTe的组分将保持稳定。
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公开(公告)号：CN113078049A
公开(公告)日：2021-07-06
申请号：CN202010011099.0
申请日：2020-01-06
IPC分类号： H01L21/027 , H01L21/266 , H01L29/36 , G03F1/80
摘要： 一种半导体结构及其形成方法，所述方法包括：提供待刻蚀层，所述待刻蚀层包括第一区；在所述待刻蚀层表面形成第一图形材料层；在所述第一图形材料层表面形成牺牲层；在所述第一区的牺牲层内形成第一开口，所述第一开口暴露出部分所述第一区的第一图形材料层表面；形成所述第一开口后，以所述牺牲层为掩膜，在所述第一图形材料层内形成第一掺杂区；形成所述第一掺杂区后，在所述第一区的牺牲层内形成第二开口，所述第二开口暴露出部分所述第一区的第一图形材料层表面；形成所述第二开口后，以所述牺牲层为掩膜，在所述第一图形材料层内形成第二掺杂区，所述第二掺杂区与所述第一掺杂区连接。所述半导体结构及其形成方法能够改善半导体产品性能。
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公开(公告)号：CN106558347B
公开(公告)日：2020-06-09
申请号：CN201510621821.1
申请日：2015-09-25
IPC分类号： G11C29/56
摘要： 本发明提供了一种相变存储器的编程测试方法，所述相变存储器包括晶体管和相变存储电阻单元，所述晶体管的漏极与所述相变存储电阻单元电连接，所述方法包括：步骤S1：在所述晶体管的栅极上施加直流电压，以导通所述晶体管，在所述晶体管的漏极上施加脉冲电压以对所述相变存储器进行操作步骤；步骤S2：在所述晶体管的所述栅极施加直流电压VG，以导通所述晶体管，同时在所述漏极上施加直流电压VD，以进行读取操作，并测量所述相变存储电阻单元的电阻。所述方法使压降落在晶体管的漏极，从而使晶体管具有较大的负载电阻，从而实现电流从晶体管流向相变材料层，实现了相变存储电阻单元的电阻的测量。
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公开(公告)号：CN106571160A
公开(公告)日：2017-04-19
申请号：CN201510669893.3
申请日：2015-10-13
发明人： 李莹
IPC分类号： G11C13/00
摘要： 本发明涉及一种相变存储器的处理方法。所述相变存储器包括晶体管和相变存储电阻单元，所述晶体管的漏极与所述相变存储电阻单元电连接，所述方法包括：步骤S1：在所述晶体管的栅极上施加电压，以导通所述晶体管，并将所述相变存储电阻单元的相变材料层中阴离子聚集的一端与脉冲电源的阴极电连接，所述相变材料层中阳离子聚集的一端与脉冲电源的阳极电连接；步骤S2：施加脉冲电压，以使发生迁移的所述阳离子复原，使发生成分偏析的所述相变材料层的成分恢复到正常。所述方法使发生迁移的所述阳离子复原，以修复所述相变材料层的组成，从而PCRAM非晶化操作(RESET)成功，提高PCRAM的性能。
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公开(公告)号：CN107481948B
公开(公告)日：2020-03-10
申请号：CN201610403191.5
申请日：2016-06-08
发明人： 李莹
摘要： 本发明提供一种用于同时检测多个底部接触塞的工艺窗口的版图结构，包括：电连接测试衬垫的多个第一金属层，所述第一金属层按相同间距呈横向排列，所述第一金属层的走向和特征尺寸与相变材料层的走向和特征尺寸一致；电连接有源区的多个第二金属层，位于所述版图结构中央位置之外的所述第二金属层彼此隔离，所述第二金属层的走向与所述第一金属层的走向相垂直。根据本发明，可以全面有效的检测底部接触塞的工艺窗口，提升工艺的可靠性。
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公开(公告)号：CN106558347A
公开(公告)日：2017-04-05
申请号：CN201510621821.1
申请日：2015-09-25
IPC分类号： G11C29/56
摘要： 本发明提供了一种相变存储器的编程测试方法，所述相变存储器包括晶体管和相变存储电阻单元，所述晶体管的漏极与所述相变存储电阻单元电连接，所述方法包括：步骤S1：在所述晶体管的栅极上施加直流电压，以导通所述晶体管，在所述晶体管的漏极上施加脉冲电压以对所述相变存储器进行操作步骤；步骤S2：在所述晶体管的所述栅极施加直流电压VG，以导通所述晶体管，同时在所述漏极上施加直流电压VD，以进行读取操作，并测量所述相变存储电阻单元的电阻。所述方法使压降落在晶体管的漏极，从而使晶体管具有较大的负载电阻，从而实现电流从晶体管流向相变材料层，实现了相变存储电阻单元的电阻的测量。
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公开(公告)号：CN103296049B
公开(公告)日：2016-01-06
申请号：CN201210053872.5
申请日：2012-03-02
申请人： 中芯国际集成电路制造(上海)有限公司
摘要： 本发明提供一种相变存储器及其制造方法，所述相变存储器包括：衬底，位于衬底上的存储单元阵列和电路单元，所述电路单元位于所述存储单元阵列周围，所述相变存储器还包括位于所述存储单元阵列和所述电路单元之间的、围绕所述存储单元阵列的沟槽隔离结构。所述相变存储器的制造方法，包括：提供衬底；在衬底上的存储单元区域形成存储单元阵列；在衬底上形成围绕所述存储单元阵列的沟槽隔离结构；在衬底上沟槽隔离结构的周围区域形成电路单元。所述沟槽隔离结构可以使所述存储单元阵列和所述电路单元之间绝缘，可以减小存储单元阵列和电路单元之间的寄生二极管，以提高相变存储器的性能。
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公开(公告)号：CN103296201B
公开(公告)日：2015-06-03
申请号：CN201210053852.8
申请日：2012-03-02
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L45/00
摘要： 一种相变存储器底部接触结构的制作方法，包括：提供至少形成有包埋在第一介电层中的导电插塞的半导体衬底；在导电插塞及第一介电层上形成第二介电层；形成暴露部分导电插塞的沟槽；在第二介电层、沟槽内淀积导电层；利用光刻工艺在沟槽外的导电层上定义出垂直沟槽的条状区域，保留位于导电插塞及该条状区域上的导电层，去除其它区域的导电层；在沟槽内填充第三介电层，并CMP去除沟槽外的第三介电层及导电层。本发明还提供了上述方法形成的相变存储器底部接触结构以及相变存储器的结构及其制作方法。采用本发明的技术方案，实现了在45nm工艺下，制作小于45nm的相变层底部接触结构。
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公开(公告)号：CN104347480A
公开(公告)日：2015-02-11
申请号：CN201310324013.X
申请日：2013-07-29
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 李莹
IPC分类号： H01L21/768
CPC分类号： H01L21/76898 , H01L21/76829
摘要： 本发明公开了一种半导体结构的制造方法。包括提供前端结构，所述前端结构至少包括金属互连线及覆盖所述金属互连线的第一氧化层；在所述前端结构依上次形成一阻挡层和第二氧化层，并刻蚀形成开口，暴露出每条所述金属互连线的一部分；然后形成刀片电极层，所述刀片电极层与所述金属互连线相连接；之后填充第三氧化层并去除位于所述阻挡层之上的各层结构，形成刀片电极。可见，在本发明的制造方法中，加入了一层阻挡层，从而在去除氧化层等结构时，能够有效的保护刀片电极，防止其被剥离或者受到损坏，也有效的控制了晶圆边缘区域和中心区域的刀片电极厚度的非均一性，提高了良率。
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