一种芯片设计阶段可靠性评估方法和装置

    公开(公告)号:CN105183978B

    公开(公告)日:2019-01-01

    申请号:CN201510557112.1

    申请日:2015-09-02

    IPC分类号: G06F17/50

    摘要: 本发明公开了一种芯片设计阶段可靠性评估方法和装置,其中,该方法包括:根据确定的芯片功能划分功能模块,并根据所述功能模块的需求进行网表设计;根据BSIM器件模型对所述网表进行前仿真,当前仿真结果满足所述功能模块的需求时,进行版图绘制;在版图绘制完成后,提取布线后的寄生的电容和电阻,根据BSIM器件模型对提取后的网表进行后仿真;当后仿真结果满足所述功能模块的需求时,根据预先建立的老化BSIM器件模型再次进行仿真;当再次仿真结果满足所述功能模块的需求时,则进行制版流片。本发明的芯片设计阶段可靠性评估方法和装置,与传统的开发流程相比,可以缩小产品的开发周期,减少修改光刻板的次数,进而降低开发成本。

    一种低功耗解码的方法及装置

    公开(公告)号:CN108009454B

    公开(公告)日:2020-09-08

    申请号:CN201711076975.2

    申请日:2017-11-06

    IPC分类号: G06K7/10

    摘要: 本发明公开了一种低功耗解码的方法及装置,其中,该方法包括:根据预设的上电频率确定第一计数值,第一计数值为在Tari阶段采集的计数值,上电频率不小于500kHz;根据第一计数值确定RTcal阶段的采样频率,并以采样频率执行解码操作;根据上电频率与采样频率之间的差别对第二计数值进行误差补偿,第二计数值为在RTcal阶段采集的计数值。该方法的上电频率远远小于传统值,可以大大降低功耗;之后以该上电频率确定Tari阶段的计数值后调整工作频率,在保证正常解码的同时使得计数值最小,从而在较低的工作频率完成解码功能。

    一种带隙基准参考源电路
    10.
    发明公开

    公开(公告)号:CN107608440A

    公开(公告)日:2018-01-19

    申请号:CN201711014994.2

    申请日:2017-10-25

    IPC分类号: G05F1/567

    摘要: 本发明公开了一种带隙基准参考源电路,包括:第一P型晶体管、第二P型晶体管、第三P型晶体管、第一三极管、第二三极管、第三三极管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻和差分放大器;差分放大器的第一端与第四电阻和第二电阻之间的连接节点相连,差分放大器的第二端与第五电阻和第一电阻之间的连接节点相连;差分放大器的第一端的电压与第二端的电压相同。该带隙基准参考源电路,通过选取适当的阻值,可以得到小于1V的带隙基准电压,并可以使得当VDD小于1V时也保证带隙基准参考源电路正常工作。同时,可以消除温度引起漏源电压变化,从而降低沟道调制效应的影响。