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公开(公告)号：CN108376052B
公开(公告)日：2021-08-13
申请号：CN201711340544.2
申请日：2017-12-14
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网公司 , 国网宁夏电力有限公司电力科学研究院
IPC分类号： G06F3/06
摘要： 本发明涉及一种安全芯片的数据处理方法及装置，包括：获取写操作请求，写操作请求中包括写操作请求的请求标识以及与写操作请求对应的写入数据的实际存储地址；根据写操作请求的请求标识将与写操作请求对应的写入数据存储至第一存储区中，设置恢复标识，根据写入数据的实际存储地址将第一存储区中存储的写入数据存储至第二存储区中，清除恢复标识。本发明提供的安全芯片的数据处理方法，在写入数据未存储至第二存储区和已经存储至第二存储区时分别进行处理，实现了异常状况下，对安全芯片中关键数据的保护，提高了安全芯片的可靠性。
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公开(公告)号：CN108376052A
公开(公告)日：2018-08-07
申请号：CN201711340544.2
申请日：2017-12-14
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网公司 , 国网宁夏电力有限公司电力科学研究院
IPC分类号： G06F3/06
摘要： 本发明涉及一种安全芯片的数据处理方法及装置，包括：获取写操作请求，写操作请求中包括写操作请求的请求标识以及与写操作请求对应的写入数据的实际存储地址；根据写操作请求的请求标识将与写操作请求对应的写入数据存储至第一存储区中，设置恢复标识，根据写入数据的实际存储地址将第一存储区中存储的写入数据存储至第二存储区中，清除恢复标识。本发明提供的安全芯片的数据处理方法，在写入数据未存储至第二存储区和已经存储至第二存储区时分别进行处理，实现了异常状况下，对安全芯片中关键数据的保护，提高了安全芯片的可靠性。
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公开(公告)号：CN107479834A
公开(公告)日：2017-12-15
申请号：CN201710749269.3
申请日：2017-08-28
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网公司
CPC分类号： G06F3/0622 , G06F3/0643 , G06F3/0679 , G06F11/1004
摘要： 本发明涉及一种基于COS的文件存储方法及装置，方法包括：接收文件的存储请求，其中，所述存储请求中包括待存储的数据以及待存储文件的文件名；根据所述待存储文件的文件名在索引表中查找对应的数据存储扇区，其中，索引表中存储有文件名与数据存储扇区间的对应关系，一个文件名对应至少两个数据存储扇区；将所述待存储的数据存储至第一数据存储扇区，其中，所述第一数据存储扇区为上一次执行文件的存储请求时，未进行数据存储的一个数据存储扇区。本发明提供的基于COS的文件存储方法及装置，以扇区划分存储空间，可以避免现有技术中的存储方法造成系统的浪费，提高安全芯片的存储性能；并且在不增加写入次数的情况下实现了芯片掉电保护的需求。
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公开(公告)号：CN113641614A
公开(公告)日：2021-11-12
申请号：CN202110767579.4
申请日：2021-07-07
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网山东省电力公司电力科学研究院 , 国家电网有限公司 , 北京智芯半导体科技有限公司
IPC分类号： G06F13/42
摘要： 本发明涉及业务处理技术领域，其实施方式提供了一种基于SPI的单通道多业务并行处理方法及芯片。其中基于SPI的单通道多业务并行处理方法包括：将从SPI通道获取的数据缓存至所述SPI设备的第一随机存储器，采用数据接收线程将所述第一随机存储器中的数据转存至所述SPI设备的第二随机存储器中；采用业务处理线程对所述第二随机存储器中的数据进行处理，将处理结果存入所述第二随机存储器；采用数据发送线程将所述第二随机存储器中的处理结果转存至所述第一随机存储器；所述数据接收线程、业务处理线程和数据发送线程为并行关系。本发明提供的实施方式提升了SPI接口的系统对于从SPI接口接收的数据的响应速度和处理效率。
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公开(公告)号：CN110008169A
公开(公告)日：2019-07-12
申请号：CN201910288665.X
申请日：2019-04-11
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司
IPC分类号： G06F13/42
摘要： 本发明公开了一种安全芯片的通信方法，其中，安全芯片与主控芯片通过SPI接口进行通信，通信方法包括：主控芯片对SPI接口进行初始化；主控芯片将SIP接口的片选信号置低，向安全芯片发送指令信息，发送完成后将该片选信号置高，其中，指令信息包括起始标识以及指令内容；安全芯片执行指令内容，在执行完成后，发送响应信息，其中，响应信息包括：起始标识以及响应状态字；主控芯片将片选信号置低，获取安全芯片的响应信息；主控芯片判断响应信息的起始标识是否为第一预设标识，若是则读取响应信息，并将片选信号置高。本发明提供的安全芯片的通信方法，提高了安全芯片的处理效率，提高数据传输的安全性。
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公开(公告)号：CN114880102B
公开(公告)日：2022-10-25
申请号：CN202210777766.5
申请日：2022-07-04
申请人： 北京智芯半导体科技有限公司 , 北京智芯微电子科技有限公司
摘要： 本发明公开了一种安全芯片及其多任务调度方法和装置、存储介质，所述方法包括：获取当前线程在执行任务时的时间阶段，其中，时间阶段包括协处理器计算时间阶段；在当前线程处于协处理器计算时间阶段时，获取系统当前时间，并根据多个线程的优先级顺序或时间片轮转顺序确定下一个待切换线程；在系统当前时间与下一个待切换线程的上次退出时间之差大于或等于下一个待切换线程的协处理器计算时间时，切换至下一个待切换线程。本发明的调度方法，能够实现安全芯片各协处理器和CPU并行运算，提高芯片利用率和处理速度，避免出现因多任务调度而引起的资源浪费，效率低下和CPU闲置等待的问题。
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公开(公告)号：CN117041373A
公开(公告)日：2023-11-10
申请号：CN202310779533.3
申请日：2023-06-28
申请人： 北京智芯半导体科技有限公司 , 北京智芯微电子科技有限公司
IPC分类号： H04L69/12 , H04L69/06 , H04L67/125
摘要： 本发明涉及USB业务处理技术领域，实施例提供了一种基于USB的单通道多业务并行处理方法及装置。其中，一种基于USB的单通道多业务并行处理方法包括：接收到用于触发中断处理的Setup数据包后，触发对应的第一线程接收扩充指令；在确定接收的扩充指令为业务指令时，由业务处理线程处理所述扩充指令中的数据，得到结果数据；采用第二线程将所述结果数据存储至指定位置，并标识所述结果数据与扩充指令的对应关系；采用第三线程将结果数据作为对于对应扩充指令的响应进行发送。本发明提供的实施方式提升了单通道USB的数据处理效率。
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公开(公告)号：CN115378935A
公开(公告)日：2022-11-22
申请号：CN202210933126.9
申请日：2022-08-04
申请人： 北京智芯微电子科技有限公司 , 北京智芯半导体科技有限公司 , 国家电网有限公司 , 国网江苏省电力有限公司电力科学研究院
摘要： 本申请公开了一种通信方法、安全芯片、终端设备及其存储介质。通信方法用于安全芯片，安全芯片包括多个接口，多个接口连接主控芯片，多个接口中的每个接口配置对应的片选信号，通信方法包括：基于目标片选信号的下降沿，启动中断处理以接收起始标识；在起始标识包括命令标志情况下，接收主控芯片发送的指令内容；基于目标片选信号的上升沿，将起始标识备份于存储器并退出中断处理；执行指令内容以得到处理结果，发送处理结果至目标接口。本申请通过安全芯片的不同接口跳转不同指令进行业务分发，避免了影响主控芯片的业务逻辑，实现了单个安全芯片的多个业务处理，降低了终端设备成本。
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公开(公告)号：CN117375881A
公开(公告)日：2024-01-09
申请号：CN202311174948.4
申请日：2023-09-12
申请人： 北京智芯半导体科技有限公司 , 北京智芯微电子科技有限公司
IPC分类号： H04L9/40
摘要： 本发明实施例提供一种基于LWIP架构的网络安全通信方法及装置，属于嵌入式设备技术领域。本发明实施例应用于嵌入式设备，所述嵌入式设备加载有轻型IP协议栈，所述轻型IP协议栈的网络层和网络接口层之间嵌入有互联网安全协议IPSEC驱动层。本发明实施例实现了轻量级LWIP网络架构中IPSEC安全技术的实现，使得轻型IP协议LWIP网络的数据包的传输更加安全。对于轻量级嵌入式系统中，网络数据安全处理的资源更合理。
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公开(公告)号：CN114880102A
公开(公告)日：2022-08-09
申请号：CN202210777766.5
申请日：2022-07-04
申请人： 北京智芯半导体科技有限公司 , 北京智芯微电子科技有限公司
摘要： 本发明公开了一种安全芯片及其多任务调度方法和装置、存储介质，所述方法包括：获取当前线程在执行任务时的时间阶段，其中，时间阶段包括协处理器计算时间阶段；在当前线程处于协处理器计算时间阶段时，获取系统当前时间，并根据多个线程的优先级顺序或时间片轮转顺序确定下一个待切换线程；在系统当前时间与下一个待切换线程的上次退出时间之差大于或等于下一个待切换线程的协处理器计算时间时，切换至下一个待切换线程。本发明的调度方法，能够实现安全芯片各协处理器和CPU并行运算，提高芯片利用率和处理速度，避免出现因多任务调度而引起的资源浪费，效率低下和CPU闲置等待的问题。
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