-
公开(公告)号：CN105264510A
公开(公告)日：2016-01-20
申请号：CN201480000375.6
申请日：2014-04-03
申请人： 华为技术有限公司
IPC分类号： G06F13/38
CPC分类号： G06F13/4027 , G06F13/4022 , H03K19/17728 , H03K19/1774 , H03K19/17792
摘要： 本申请提供一种现场可编程门阵列FPGA及数据通信方法，该FPGA中内嵌至少一个用于通信互联的专用集成电路ASIC化的硬核；ASIC化的硬核包括：高速交换互联单元和至少一个站点；各个站点与高速交换互联单元连接；站点，用于FPGA内各个功能模块与ASIC化的硬核的数据传递；高速交换互联单元，用于实现各个站点之间的数据传递。本申请提供的FPGA中内嵌ASIC化的硬核，可以方便各个功能模块就近与其进行数据交换，从而降低时间延迟。源功能模块将数据发给站点，站点将数据发给高速交换互联单元，高速交换互联单元将数据通过与目的功能模块连接的站点将数据发给目的功能模块。完成源功能模块与目的功能模块之间的数据传递。
-
公开(公告)号：CN102929818B
公开(公告)日：2015-12-16
申请号：CN201210407425.5
申请日：2012-10-23
申请人： 华为技术有限公司
IPC分类号： G06F13/20
摘要： 本申请公开了PCIe接口的传输报文数据方法、桥接模块、读取模块和系统，其中方法包括：在桥接模块端为每个PCIe接口在CPU内存中设置对应的指针空间；分别通过每个PCIe接口，将写指针写入与每个PCIe接口对应的指针空间。在本申请中，由于只有在通过PCIe接口将该报文数据写入该CPU内存缓存块；以及，通过PCIe接口将该包描述符写入CPU中的接收队列中这两个步骤完成后，每个指针空间的指针才会相同，所以通过当每个指针空间的指针相同时再读取指针以获取报文数据的方式，可以有效的避免在桥接模块支持多路PCIe接口数据传输时，由于不同PCIe接口的延时不同所造成的指针的写入早于上述两个步骤而造成的报文数据读取错误。
-
公开(公告)号：CN108717400A
公开(公告)日：2018-10-30
申请号：CN201810356280.8
申请日：2014-04-03
申请人： 华为技术有限公司
CPC分类号： G06F13/4027 , G06F13/4022 , H03K19/17728 , H03K19/1774 , H03K19/17792
摘要： 本申请提供一种现场可编程门阵列FPGA及数据通信方法，该FPGA中内嵌至少一个用于通信互联的专用集成电路ASIC化的硬核；ASIC化的硬核包括：高速交换互联单元和至少一个站点；各个站点与高速交换互联单元连接；站点，用于FPGA内各个功能模块与ASIC化的硬核的数据传递；高速交换互联单元，用于实现各个站点之间的数据传递。本申请提供的FPGA中内嵌ASIC化的硬核，可以方便各个功能模块就近与其进行数据交换，从而降低时间延迟。源功能模块将数据发给站点，站点将数据发给高速交换互联单元，高速交换互联单元将数据通过与目的功能模块连接的站点将数据发给目的功能模块。完成源功能模块与目的功能模块之间的数据传递。
-
公开(公告)号：CN102929818A
公开(公告)日：2013-02-13
申请号：CN201210407425.5
申请日：2012-10-23
申请人： 华为技术有限公司
IPC分类号： G06F13/20
摘要： 本申请公开了PCIe接口的传输报文数据方法、桥接模块、读取模块和系统，其中方法包括：在桥接模块端为每个PCIe接口在CPU内存中设置对应的指针空间；分别通过每个PCIe接口，将写指针写入与每个PCIe接口对应的指针空间。在本申请中，由于只有在通过PCIe接口将该报文数据写入该CPU内存缓存块；以及，通过PCIe接口将该包描述符写入CPU中的接收队列中这两个步骤完成后，每个指针空间的指针才会相同，所以通过当每个指针空间的指针相同时再读取指针以获取报文数据的方式，可以有效的避免在桥接模块支持多路PCIe接口数据传输时，由于不同PCIe接口的延时不同所造成的指针的写入早于上述两个步骤而造成的报文数据读取错误。
-
公开(公告)号：CN101656639A
公开(公告)日：2010-02-24
申请号：CN200910171254.9
申请日：2009-08-27
申请人： 华为技术有限公司
摘要： 本发明实施例公开了一种能够对MLPPP链路的空洞进行识别的方法、装置及接收设备，用于尽快识别出MLPPP链路中的空洞和进行报文分片重组。本发明实施例方法包括：生成MLPPP链路捆绑关系配置参数表；生成序列号记录表，所述序列号记录表记录接收到的点对点链路最新报文分片的序列号；通过所述MLPPP链路捆绑关系配置参数表获取所述序列号记录表中最新报文分片的序列号，根据所述最新报文分片的序列号与当前所需报文分片的序列号的逻辑大小关系确定当前所需报文分片是否为空洞。本发明可以快速确定某一报文分片是否为空洞，避免了在遇到空洞时所做的无谓等待，从而使得MLPPP链路时延小，节约缓存资源，并且提高容错能力。
-
公开(公告)号：CN114667698B
公开(公告)日：2024-04-12
申请号：CN201980102170.1
申请日：2019-12-25
申请人： 华为技术有限公司
IPC分类号： H04L1/00
摘要： 一种校验和计算方法及电路，用以在占用较少处理资源的情况下高效地计算校验。校验和计算电路包括数据压缩电路和加法计算电路，数据压缩电路用于将X个待运算数据的对应位相加，并将溢出的比特位右移M位，得到N个待运算数据，加法计算电路用于根据N个待运算数据计算得到校验和。其中，X个待运算数据通过对原始数据进行分组后得到，X个待运算数据中的每个待运算数据包括M比特，N个待运算数据中的每个待运算数据包括M比特，M＞1，N＜X且N≥2。
-
公开(公告)号：CN114667698A
公开(公告)日：2022-06-24
申请号：CN201980102170.1
申请日：2019-12-25
申请人： 华为技术有限公司
IPC分类号： H04L1/00
摘要： 一种校验和计算方法及电路，用以在占用较少处理资源的情况下高效地计算校验。校验和计算电路包括数据压缩电路和加法计算电路，数据压缩电路用于将X个待运算数据的对应位相加，并将溢出的比特位右移M位，得到N个待运算数据，加法计算电路用于根据N个待运算数据计算得到校验和。其中，X个待运算数据通过对原始数据进行分组后得到，X个待运算数据中的每个待运算数据包括M比特，N个待运算数据中的每个待运算数据包括M比特，M＞1，N＜X且N≥2。
-
公开(公告)号：CN105264510B
公开(公告)日：2018-05-11
申请号：CN201480000375.6
申请日：2014-04-03
申请人： 华为技术有限公司
IPC分类号： G06F13/38
CPC分类号： G06F13/4027 , G06F13/4022 , H03K19/17728 , H03K19/1774 , H03K19/17792
摘要： 本申请提供一种现场可编程门阵列FPGA及数据通信方法，该FPGA中内嵌至少一个用于通信互联的专用集成电路ASIC化的硬核；ASIC化的硬核包括：高速交换互联单元和至少一个站点；各个站点与高速交换互联单元连接；站点，用于FPGA内各个功能模块与ASIC化的硬核的数据传递；高速交换互联单元，用于实现各个站点之间的数据传递。本申请提供的FPGA中内嵌ASIC化的硬核，可以方便各个功能模块就近与其进行数据交换，从而降低时间延迟。源功能模块将数据发给站点，站点将数据发给高速交换互联单元，高速交换互联单元将数据通过与目的功能模块连接的站点将数据发给目的功能模块。完成源功能模块与目的功能模块之间的数据传递。
-
公开(公告)号：CN101656639B
公开(公告)日：2012-01-04
申请号：CN200910171254.9
申请日：2009-08-27
申请人： 华为技术有限公司
摘要： 本发明实施例公开了一种能够对MLPPP链路的空洞进行识别的方法、装置及接收设备，用于尽快识别出MLPPP链路中的空洞和进行报文分片重组。本发明实施例方法包括：生成MLPPP链路捆绑关系配置参数表；生成序列号记录表，所述序列号记录表记录接收到的点对点链路最新报文分片的序列号；通过所述MLPPP链路捆绑关系配置参数表获取所述序列号记录表中最新报文分片的序列号，根据所述最新报文分片的序列号与当前所需报文分片的序列号的逻辑大小关系确定当前所需报文分片是否为空洞。本发明可以快速确定某一报文分片是否为空洞，避免了在遇到空洞时所做的无谓等待，从而使得MLPPP链路时延小，节约缓存资源，并且提高容错能力。
-
-
-
-
-
-
-
-
搜索结果
9 条记录 (耗时 0.027 秒)