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公开(公告)号：CN108511422B
公开(公告)日：2021-11-12
申请号：CN201710772702.5
申请日：2017-08-31
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本申请涉及具有改进的电阻区域的集成电路。集成电路包括具有电隔离的半导体阱的半导体衬底。上部沟槽隔离件从半导体阱的正面延伸到距离阱的底部一定距离的深度。两个附加隔离区域与半导体阱电绝缘，并且沿第一方向在半导体阱的内部延伸，并且从半导体阱的正面垂直延伸到半导体阱的底部。至少一个经包围的电阻区域由两个附加隔离区、上部沟槽隔离件和半导体阱的底部来界定。电接触件被电耦合到经包围的电阻区域。
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公开(公告)号：CN108511422A
公开(公告)日：2018-09-07
申请号：CN201710772702.5
申请日：2017-08-31
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本申请涉及具有改进的电阻区域的集成电路。集成电路包括具有电隔离的半导体阱的半导体衬底。上部沟槽隔离件从半导体阱的正面延伸到距离阱的底部一定距离的深度。两个附加隔离区域与半导体阱电绝缘，并且沿第一方向在半导体阱的内部延伸，并且从半导体阱的正面垂直延伸到半导体阱的底部。至少一个经包围的电阻区域由两个附加隔离区、上部沟槽隔离件和半导体阱的底部来界定。电接触件被电耦合到经包围的电阻区域。
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公开(公告)号：CN108630682B
公开(公告)日：2023-06-20
申请号：CN201710828035.8
申请日：2017-09-14
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
IPC: H01L27/088 , H01L21/8234 , H01L23/00
Abstract: 本公开的实施例涉及集成的物理不可克隆功能设备及其制造方法。一种用于物理不可克隆功能的集成设备基于呈现阈值电压的随机分布的MOS晶体管集合，这例如起因于通过多晶硅层的注入，阈值电压由呈现不可预测的特征的掺杂物的横向注入而获得。特定数目的这些晶体管形成一组量规晶体管，其将使得定义平均栅源电压成为可能，这使得对这些晶体管的某些其他晶体管的栅极进行偏置成为可能(其将被用于定义由功能生成的唯一码的各个比特)。因此，所有这些晶体管呈现漏源电流的随机分布，并且与数字码的比特相关联的晶体管的每个漏源电流与对应于该分布的平均的参考电流的比较使得定义该比特为逻辑值0或1成为可能。
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公开(公告)号：CN114649338A
公开(公告)日：2022-06-21
申请号：CN202111548849.9
申请日：2021-12-17
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
IPC: H01L27/112 , H01L27/115 , H01L21/8246 , G11C5/02
Abstract: 本公开的实施例涉及只读存储器。本描述涉及包括至少一个第一可重写存储器单元的ROM。
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公开(公告)号：CN108630682A
公开(公告)日：2018-10-09
申请号：CN201710828035.8
申请日：2017-09-14
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
IPC: H01L27/088 , H01L21/8234 , H01L23/00
CPC classification number: H01L23/576 , G06F9/4403 , H01L21/26513 , H01L21/266 , H01L21/32055 , H01L21/823412 , H01L21/823418 , H01L21/823475 , H01L23/528 , H01L27/088 , H03K17/145 , H04L9/004 , H04L9/3278 , H04L2209/122
Abstract: 本公开的实施例涉及集成的物理不可克隆功能设备及其制造方法。一种用于物理不可克隆功能的集成设备基于呈现阈值电压的随机分布的MOS晶体管集合，这例如起因于通过多晶硅层的注入，阈值电压由呈现不可预测的特征的掺杂物的横向注入而获得。特定数目的这些晶体管形成一组量规晶体管，其将使得定义平均栅源电压成为可能，这使得对这些晶体管的某些其他晶体管的栅极进行偏置成为可能(其将被用于定义由功能生成的唯一码的各个比特)。因此，所有这些晶体管呈现漏源电流的随机分布，并且与数字码的比特相关联的晶体管的每个漏源电流与对应于该分布的平均的参考电流的比较使得定义该比特为逻辑值0或1成为可能。
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公开(公告)号：CN207966973U
公开(公告)日：2018-10-12
申请号：CN201721107994.2
申请日：2017-08-31
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本申请涉及集成电路。集成电路包括具有电隔离的半导体阱的半导体衬底。上部沟槽隔离件从半导体阱的正面延伸到距离阱的底部一定距离的深度。两个附加隔离区域与半导体阱电绝缘，并且沿第一方向在半导体阱的内部延伸，并且从半导体阱的正面垂直延伸到半导体阱的底部。至少一个经包围的电阻区域由两个附加隔离区、上部沟槽隔离件和半导体阱的底部来界定。电接触件被电耦合到经包围的电阻区域。由此通过引入附加隔离区，允许减小电阻区域的横截面的面积，并因此允许增加集成电路的电阻器的电阻，同时减小由此占用的空间。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN207382331U
公开(公告)日：2018-05-18
申请号：CN201721178739.7
申请日：2017-09-14
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
IPC: H04L9/08 , G06F21/87 , G11C13/00 , H03K19/0175
CPC classification number: H04L9/3278 , H04L9/004 , H04L2209/122
Abstract: 本公开的实施例涉及集成电路。一种用于物理不可克隆功能的集成设备基于呈现阈值电压的随机分布的MOS晶体管集合，这例如起因于通过多晶硅层的注入，阈值电压由呈现不可预测的特征的掺杂物的横向注入而获得。特定数目的这些晶体管形成一组量规晶体管，其将使得定义平均栅源电压成为可能，这使得对这些晶体管的某些其他晶体管的栅极进行偏置成为可能(其将被用于定义由功能生成的唯一码的各个比特)。因此，所有这些晶体管呈现漏源电流的随机分布，并且与数字码的比特相关联的晶体管的每个漏源电流与对应于该分布的平均的参考电流的比较使得定义该比特为逻辑值0或1成为可能。
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公开(公告)号：CN107799474B
公开(公告)日：2021-06-08
申请号：CN201710488773.2
申请日：2017-06-23
Applicant: 意法半导体(克洛尔2)公司
IPC: H01L23/00 , H01L23/498 , H01L21/48
Abstract: 本公开涉及被保护免受后面攻击的芯片，例如，本公开涉及一种半导体芯片，该半导体芯片包括从前面到背面穿过该芯片的至少两个绝缘通孔(8)，其中，在该后面侧上，这些通孔连接至同一导电带(12)并且在该前面侧上，每个通孔通过电介质层(6)与导电焊盘(3，4)分离开。
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公开(公告)号：CN114496957A
公开(公告)日：2022-05-13
申请号：CN202111231659.4
申请日：2021-10-22
Applicant: 意法半导体(克洛尔2)公司
IPC: H01L23/48 , H01L21/762 , H01L21/768
Abstract: 本公开的实施例涉及半导体集成电路部件。本发明提供了一种集成电路，包括具有第一导电类型的半导体衬底和半导体部件。所述半导体部件包括：掩埋半导体区域，具有与所述第一导电类型相对的第二导电类型；第一栅极区域和第二栅极区域，各自在深度上从所述半导体衬底的正面延伸到所述掩埋半导体区域并且被电连接到所述掩埋半导体区域；以及有源区域，由所述第一栅极区域、所述第二栅极区域和所述掩埋半导体区域界定。
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公开(公告)号：CN107799474A
公开(公告)日：2018-03-13
申请号：CN201710488773.2
申请日：2017-06-23
Applicant: 意法半导体(克洛尔2)公司
IPC: H01L23/00 , H01L23/498 , H01L21/48
CPC classification number: H01L23/576 , H01L21/31111 , H01L21/76802 , H01L21/76831 , H01L21/76877 , H01L23/291 , H01L23/293 , H01L23/3171 , H01L23/481 , H01L23/49855 , H01L23/5226 , H01L23/528 , H01L23/57 , H01L23/573 , H01L23/585 , H01L23/642 , H03K3/3565 , H01L21/486 , H01L23/49827 , H01L23/49838
Abstract: 本公开涉及被保护免受后面攻击的芯片，例如，本公开涉及一种半导体芯片，该半导体芯片包括从前面到背面穿过该芯片的至少两个绝缘通孔(8)，其中，在该后面侧上，这些通孔连接至同一导电带(12)并且在该前面侧上，每个通孔通过电介质层(6)与导电焊盘(3，4)分离开。
