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公开(公告)号：CN119012691A
公开(公告)日：2024-11-22
申请号：CN202411063957.0
申请日：2024-08-05
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本公开涉及一种半导体器件及其制作方法，通过增大位线位于周边区的第二部分的宽度，以增大位于位线的两端的支撑强度，能够增加位线的稳固性，提高位线的抗倾倒能力，能够避免位线的宽度较小的第一部分出现倾斜、倒塌等情况，能够提升半导体器件的性能与品质，提升半导体器件的良品率。
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公开(公告)号：CN118475120A
公开(公告)日：2024-08-09
申请号：CN202410741407.3
申请日：2024-06-07
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本发明提供了一种半导体器件的制造方法，应用于半导体技术领域。在本发明中，在形成多个切槽之后，可进一步在各切槽中填充牺牲层，然后再以该牺牲层为阻挡，去除硬掩膜层，以形成位于相邻连接垫结构之间的隔离结构；由于填充在所述切槽中的牺牲层可以在去除所述硬掩膜层时对切槽底部的各组件材料进行保护，即避免了现有技术中在形成切槽时执行蚀刻过度所衍生的短路、漏电等问题，进而提升了半导体器件的可靠度与性能。
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公开(公告)号：CN119277783A
公开(公告)日：2025-01-07
申请号：CN202411425691.X
申请日：2024-10-12
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本发明公开了一种半导体器件及其制作方法，包括衬底，多个第一下电极位于所述衬底上，所述多个第一下电极在互不垂直的第一方向、第二方向和第三方向上排列成阵列，各所述第一下电极的外轮廓为圆形，多个第二下电极位于所述衬底上，所述第二下电极的外轮廓包括一主体和三个突出部，其中所述主体为圆形，所述三个突出部为圆弧形，分别从所述主体的中心沿着第四方向、第五方向和第六方向向外延伸。
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公开(公告)号：CN114068404A
公开(公告)日：2022-02-18
申请号：CN202111348460.X
申请日：2021-11-15
Applicant: 福建省晋华集成电路有限公司
IPC: H01L21/768 , H01L23/48
Abstract: 本申请公开一种半导体存储装置及其制备方法，能够满足制造微小线宽图案的分辨率需求或制作工艺需求。半导体存储装置的制备方法包括以下步骤：提供衬底，上表面形成有导电结构层；图形化导电结构层，从而形成包括第一图案结构的第一导电结构，第一图案结构沿第一方向延伸，在垂直于第一方向的第二方向上具有第一宽度，第一图案结构还包括末端导电结构，末端导电结构包括沿第一方向依次设置的内侧加宽部以及外侧加宽部，分别用于沿第三方向延伸第一图案结构，以及沿第四方向延伸第一图案结构，且第三方向和第四方向均非平行于第一方向。
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公开(公告)号：CN119173033A
公开(公告)日：2024-12-20
申请号：CN202411057240.5
申请日：2024-08-02
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本发明提供了一种半导体存储器的制备方法，应用于半导体技术领域。在本发明中，可先在基底的第一区和浅沟槽隔离结构上形成包含第一盖层的位线材料层，在基底的第二区内形成栅极结构，然后去除位于所述浅沟槽隔离结构上的位线材料层的部分所述第一盖层，以让基底的第一区和第二区之间的浅沟槽隔离结构上的位线材料层的顶面低于所述第一区和第二区中的位线材料层的顶面(通过凹槽的形式体现)，之后，再在所述第一区和具有凹槽的浅沟槽隔离结构上顺型形成第二盖层，从而在保证第一区中的位线结构的高度符合产品设计要求的同时，降低了第一区边缘附近的浅沟槽隔离结构上形成的位线结构的高度，提高了半导体器件的性能。
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公开(公告)号：CN118829212A
公开(公告)日：2024-10-22
申请号：CN202411168248.9
申请日：2024-08-23
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本发明提供了一种半导体器件及其制造方法，应用于半导体技术领域。在本发明中，通过将半导体器件中的多个位线结构沿水平方向设置为交替排列且顶面位于不同水平高度的第一位线结构和第二位线结构，实现避免现有技术中顶面位于相同水平高度的位线结构随着半导体器件尺寸的微缩所衍生的相邻位线结构的顶部粘连、漏电等问题，进而提升半导体器件的可靠度与性能的目的。
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公开(公告)号：CN116613127A
公开(公告)日：2023-08-18
申请号：CN202310429525.6
申请日：2023-04-20
Applicant: 福建省晋华集成电路有限公司
IPC: H01L23/48 , H01L23/485 , H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本发明公开了一种半导体器件及其制作方法，属于半导体器技术领域，所述半导体器件包括衬底、第一衬垫层、第二衬垫层及连接层。第一衬垫层与第二衬垫层在垂直方向上堆叠设置在衬底上。连接层的至少一部分设置在第一衬垫层与第二衬垫层之间，其中，第一衬垫层、第二衬垫层、与连接层中至少一个具有波浪形侧壁。所述制作方法，包括：提供衬底，在所述衬底形成第一衬垫层与第二衬垫层，所述第一衬垫层与所述第二衬垫层在垂直方向上堆叠设置。形成连接层，至少部分形成在所述第一衬垫层与所述第二衬垫层之间。本发明可以在相同的占地面积下增加半导体器件的载子通道宽度，优化电子传输信号的可靠性并降低漏电流发生。
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公开(公告)号：CN119521660A
公开(公告)日：2025-02-25
申请号：CN202411605191.4
申请日：2024-11-11
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制备方法，半导体结构包括衬底以及字线结构。衬底包括阵列区和围绕阵列区的外围区。衬底包括至少一被浅沟槽隔离结构所隔离的有源区。字线结构沿第一方向穿过浅沟槽隔离结构和有源区，且多个字线结构沿第一方向延伸且沿第二方向排列。字线结构包括第一字线层、第一金属氧化层以及第二金属氧化层。第一字线层包括第一部分以及第二部分，第一部分位于阵列区上；第二部分位于外围区上，其中该第二部分的上表面在垂直于衬底的方向上低于该第一部分的上表面。第一金属氧化层位于第一部分上。第二金属氧化层位于第二部分上，第二金属氧化层的厚度大于第一金属氧化层的厚度。本申请可以有效提高存储器件性能。
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公开(公告)号：CN119255604A
公开(公告)日：2025-01-03
申请号：CN202411495378.3
申请日：2024-10-24
Applicant: 福建省晋华集成电路有限公司
Abstract: 本申请公开了半导体器件及其制作方法，涉及半导体器件技术领域。该半导体器件包括衬底、堆叠结构以及第一覆盖层。堆叠结构设置在衬底上，包括阵列部和第一阶梯部，其中，第一阶梯部具有沿第一方向逐渐递减高度的多个第一阶梯表面。第一覆盖层设置在堆叠结构上，覆盖阵列部并暴露第一阶梯部，其中，第一覆盖层的顶面高于第一阶梯部的最顶面。在垂直于衬底的方向上，多个第一阶梯表面同时与第一覆盖层的侧壁切齐。如此，第一阶梯部相对于阵列部的长度比或面积比得以有效縮減，使得半导体器件的结构更为紧密、稳固，而能达到优化的操作表现。
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公开(公告)号：CN118973259A
公开(公告)日：2024-11-15
申请号：CN202411186232.0
申请日：2024-08-27
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本发明提供了一种半导体器件及其制造方法，应用于半导体技术领域。在本发明中，利用原子层沉积工艺的成膜均匀性，可在相邻位线结构之间的第一间隔内形成厚度均匀的第一连接垫层及相应的连接垫结构，且随着半导体结构尺寸的微缩，在深宽比逐渐增大的相邻位线结构之间的第一间隔内形成内部具有空隙且厚度亦均匀的第一连接垫层及相应的连接垫结构，以提升半导体器件的可靠度与性能。
