一种FPGA及其时序收敛方法
    2.
    发明公开

    公开(公告)号:CN110852026A

    公开(公告)日:2020-02-28

    申请号:CN201911083975.4

    申请日:2019-11-07

    IPC分类号: G06F30/3315 G06F30/331

    摘要: 本发明涉及一种FPGA及其时序收敛方法,属于FPGA及嵌入式开发技术领域,方法采用ODDR模块使FPGA内部同步采样时钟的路径固定,且走线延时可以预测,方便时序收敛的实现;通过全局时钟资源模块获取基准时钟,对基准时钟进行两路锁相环的时钟偏移调节,用于调整时钟与数据走线的相位关系,通过调节合适的第一时钟偏移和第二时钟偏移,使在FPGA输入数据的路径最大、最小延时范围,以及FPGA输出数据的路径最大、最小延时范围均满足一定条件,从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟,以及输出数据寄存器的同步时钟,分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量,以防止发送和接收公用系统时钟导致的时序冲突。

    一种FPGA及其时序收敛方法

    公开(公告)号:CN110852026B

    公开(公告)日:2023-10-20

    申请号:CN201911083975.4

    申请日:2019-11-07

    IPC分类号: G06F30/3315 G06F30/331

    摘要: 本发明涉及一种FPGA及其时序收敛方法,属于FPGA及嵌入式开发技术领域,方法采用ODDR模块使FPGA内部同步采样时钟的路径固定,且走线延时可以预测,方便时序收敛的实现;通过全局时钟资源模块获取基准时钟,对基准时钟进行两路锁相环的时钟偏移调节,用于调整时钟与数据走线的相位关系,通过调节合适的第一时钟偏移和第二时钟偏移,使在FPGA输入数据的路径最大、最小延时范围,以及FPGA输出数据的路径最大、最小延时范围均满足一定条件,从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟,以及输出数据寄存器的同步时钟,分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量,以防止发送和接收公用系统时钟导致的时序冲突。