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公开(公告)号：CN1306390C
公开(公告)日：2007-03-21
申请号：CN00819914.0
申请日：2000-10-16
申请人： 诺基亚公司
CPC分类号： G06F7/5272 , G06F5/015 , G06F7/533 , G06F9/3001 , G06F9/30025
摘要： 本发明提出一种在时间上串行(而不是并行)进行2的不同乘幂的乘法的乘法器，以便进一步降低硬件实现所需的面积。由此，能够只使用一个和乘法有关的加法器，这有助于降低硬件数量，并降低硬件所需的面积。基于加权二进制移位的移位装置被用于和乘法有关的移位，从而减少了所而硬件的数量(多路复用器和硬连线移位单元的数目)，因此进一步降低了硬件实现所需的面积。本发明可用在应用数字乘法的应用中，例如用在数字处理处理DSP，数字滤波器和/或有限脉冲响应滤波器FIR以及可编程和/或自适应数字滤波器中。由于用CSD编码表示乘数，因此可减少必需的移位操作的数目，并且能够减少必需的加法的数目，从而有助于降低硅片上移位装置和乘法器的硬件实现所需的面积。
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公开(公告)号：CN1454347A
公开(公告)日：2003-11-05
申请号：CN00819914.0
申请日：2000-10-16
申请人： 诺基亚公司
CPC分类号： G06F7/5272 , G06F5/015 , G06F7/533 , G06F9/3001 , G06F9/30025
摘要： 本发明提出一种在时间上串行(而不是并行)进行2的不同乘幂的乘法的乘法器，以便进一步降低硬件实现所需的面积。由此，能够只使用一个和乘法有关的加法器，这有助于降低硬件数量，并降低硬件所需的面积。基于加权二进制移位的移位装置被用于和乘法有关的移位，从而减少了所需硬件的数量(多路复用器和硬连线移位单元的数目)，因此进一步降低了硬件实现所需的面积。本发明可用在应用数字乘法的应用中，例如用在数字处理处理DSP，数字滤波器和/或有限脉冲响应滤波器FIR以及可编程和/或自适应数字滤波器中。由于用CSD编码表示乘数，因此可减少必需的移位操作的数目，并且能够减少必需的加法的数目，从而有助于降低硅片上移位装置和乘法器的硬件实现所需的面积。
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公开(公告)号：CN100576355C
公开(公告)日：2009-12-30
申请号：CN200480004650.8
申请日：2004-02-12
申请人： 皇家飞利浦电子股份有限公司
发明人： K·莱滕-诺瓦克
IPC分类号： G11C16/10 , H03K19/177 , G06F17/50
CPC分类号： G06F7/503 , G06F7/5272 , G11C16/10 , H03K19/1737 , H03K19/17728
摘要： 一种具有可编程逻辑单元的电子电路，该逻辑单元具有多个可编程逻辑单元，其能够被设置用于在多位操作数模式和多路选择模式下运行。该可编程逻辑单元并联耦合在输入电路和输出电路之间。在多位操作数处理模式下，输入电路被设置用于将来自不同逻辑输入端的逻辑输入信号提供给可编程逻辑单元。可编程逻辑单元至少在多操作数模式下耦合到沿进位链的连续位置，以便于处理来自进位链的进位信号。输出电路在多位操作数模式下并行地传递来自可编程逻辑单元的输出。可编程逻辑单元具有查找表，其共享相同的配置位。可编程逻辑单元还具有多路选择器，用于在被设置用于在多路选择操作模式下运行时传递接收的输入信号中的一个。
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公开(公告)号：CN101018055A
公开(公告)日：2007-08-15
申请号：CN200610156622.9
申请日：2006-12-31
申请人： 阿尔特拉公司
IPC分类号： H03K19/173 , H03K19/177 , G06F17/50
CPC分类号： H03K19/17732 , G06F7/527 , G06F7/5272
摘要： 一种用于可编程逻辑器件的专门处理块加入了基本处理单元，该单元执行两个乘法的求和，将两个乘法的部分乘积相加，而不计算各个乘法。与传统分开的乘法器和加法器相比，这些基本处理单元消耗更小的面积。所述专门处理块还具有输入和输出级，以及回送功能，以允许该块可以被配置用于各种数字信号处理操作。
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公开(公告)号：CN102386912B
公开(公告)日：2016-01-20
申请号：CN201110276366.8
申请日：2006-12-31
申请人： 阿尔特拉公司
IPC分类号： H03K19/177 , G06F7/527
CPC分类号： H03K19/17732 , G06F7/527 , G06F7/5272
摘要： 一种用于可编程逻辑器件的专门处理块加入了基本处理单元，该单元执行两个乘法的求和，将两个乘法的部分乘积相加，而不计算各个乘法。与传统分开的乘法器和加法器相比，这些基本处理单元消耗更小的面积。所述专门处理块还具有输入和输出级，以及回送功能，以允许该块可以被配置用于各种数字信号处理操作。
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公开(公告)号：CN101738238A
公开(公告)日：2010-06-16
申请号：CN200910211541.8
申请日：2009-11-04
申请人： VEGA格里沙贝两合公司
发明人： M·科帕
CPC分类号： G06F7/4876 , G06F7/49963 , G06F7/5272 , G06F2207/3852 , H03M7/24
摘要： 本发明涉及传感器或操作设备或通信设备或液位测量设备，具有施加测量值的测量值输入端，至少一个提供匹配因子的存储区及设计和/或控制为将第一整数与浮点数相乘以获得乘法结果的计算机，第一整数要么对应于所施加的测量值或另一测量值要么对应于提供的匹配因子，浮点数对应于另一测量值或匹配因子，计算机具有以第二整数的格式存储浮点数的第二存储区，第二整数尤其具有相应的指数和符号，且计算机设计和/或控制为将第一整数与第二整数相乘。还涉及控制该计算机的方法。乘法可以通过对存储的计算参数纯相加和移位来执行。
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公开(公告)号：CN1751361A
公开(公告)日：2006-03-22
申请号：CN200480004650.8
申请日：2004-02-12
申请人： 皇家飞利浦电子股份有限公司
发明人： K·莱滕-诺瓦克
IPC分类号： G11C16/10 , H03K19/177 , G06F17/50
CPC分类号： G06F7/503 , G06F7/5272 , G11C16/10 , H03K19/1737 , H03K19/17728
摘要： 一种具有可编程逻辑单元的电子电路，该逻辑单元具有多个可编程逻辑单元，其能够被设置用于在多位操作数模式和多路选择模式下运行。该可编程逻辑单元并联耦合在输入电路和输出电路之间。在多位操作数处理模式下，输入电路被设置用于将来自不同逻辑输入端的逻辑输入信号提供给可编程逻辑单元。可编程逻辑单元至少在多操作数模式下耦合到沿进位链的连续位置，以便于处理来自进位链的进位信号。输出电路在多位操作数模式下并行地传递来自可编程逻辑单元的输出。可编程逻辑单元具有查找表，其共享相同的配置位。可编程逻辑单元还具有多路选择器，用于在被设置用于在多路选择操作模式下运行时传递接收的输入信号中的一个。
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公开(公告)号：CN101738238B
公开(公告)日：2013-12-18
申请号：CN200910211541.8
申请日：2009-11-04
申请人： VEGA格里沙贝两合公司
发明人： M·科帕
IPC分类号： G06F7/487
CPC分类号： G06F7/4876 , G06F7/49963 , G06F7/5272 , G06F2207/3852 , H03M7/24
摘要： 本发明涉及一种液位测量设备，具有施加测量值的测量值输入端，至少一个提供匹配因子的存储区及设计和/或控制为将第一整数与浮点数相乘以获得乘法结果的计算机，第一整数要么对应于所施加的测量值或另一测量值要么对应于提供的匹配因子，浮点数对应于另一测量值或匹配因子，计算机具有以第二整数的格式存储浮点数的第二存储区，第二整数尤其具有相应的指数和符号，且计算机设计和/或控制为将第一整数与第二整数相乘。还涉及控制该计算机的方法。乘法可以通过对存储的计算参数纯相加和移位来执行。
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公开(公告)号：CN102681814A
公开(公告)日：2012-09-19
申请号：CN201110443636.X
申请日：2011-12-27
申请人： 英特尔移动通信有限公司
发明人： A.门克霍夫
IPC分类号： G06F7/52
CPC分类号： G06F7/5272 , G06F5/01
摘要： 本发明涉及一种系数推进乘法累积单元。为了减少MAC单元的面积和功耗，本公开的某些方面涉及具有反馈路径的MAC单元，反馈路径具有布置于其上的算术元件。经常控制算术元件从而限制在数据路径中需要的位数，从而限制MAC单元所需的功率和面积。
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公开(公告)号：CN102386912A
公开(公告)日：2012-03-21
申请号：CN201110276366.8
申请日：2006-12-31
申请人： 阿尔特拉公司
IPC分类号： H03K19/177 , G06F7/527
CPC分类号： H03K19/17732 , G06F7/527 , G06F7/5272
摘要： 一种用于可编程逻辑器件的专门处理块加入了基本处理单元，该单元执行两个乘法的求和，将两个乘法的部分乘积相加，而不计算各个乘法。与传统分开的乘法器和加法器相比，这些基本处理单元消耗更小的面积。所述专门处理块还具有输入和输出级，以及回送功能，以允许该块可以被配置用于各种数字信号处理操作。
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