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公开(公告)号：CN102460582A
公开(公告)日：2012-05-16
申请号：CN201080030078.8
申请日：2010-04-02
申请人： 阿尔特拉公司
CPC分类号： G06F17/5045 , G06F2217/84 , H03K19/17724 , H03K19/17732
摘要： 提供了一种集成电路。该IC包括具有可编程逻辑单元阵列的第一区域。IC还包括并入IC中的并且与第一区域通信的第二区域。第二区域包括标准逻辑单元和基本单元。在一个实施例中，标准逻辑单元被装配或互联从而容纳已知协议。基本单元包括可配置逻辑从而适应由基本单元支持的新兴通信协议的修改。在一个实施例中，第二区域能够被嵌入到第一区域中。在另一个实施例中，围绕第一区域的周界定义第二区域。可配置逻辑可以包括具有金属掩模可编程互联的混合逻辑元件，以便随着新兴通信协议演变和修改，IC能够被修改从而提供协议中的变化。在另一个实施例中，通过以特定应用空间为目标的全新功能代替初始功能，通用设备能够被定制，例如，用40G/100G以太网和Interlaken(用于有线线路的应用)代替初始功能例如PCI Express(用于基于计算的应用)。还提供了设计集成电路的方法。
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公开(公告)号：CN104067282B
公开(公告)日：2017-08-22
申请号：CN201280068059.3
申请日：2012-12-05
申请人： 美光科技公司
CPC分类号： G05B19/045 , G06F9/4498 , G06F15/82 , G06F21/567 , G06F2207/025 , G06N5/047 , H03K19/17724 , H03K19/17748
摘要： 本发明揭示若干方法及装置，其中存在一种包含有限状态机晶格(30)的装置。所述晶格(30)可包含适合于计数所述晶格(30)中的可编程元件(34、36)检测到一条件的次数的计数器(58)。所述计数器(58)可经配置以响应于计数检测到所述条件达特定次数而输出。举例来说，所述计数器(58)可经配置以响应于以下各项而输出：确定检测到一条件达至少(或不超过)所述特定次数、确定检测到所述条件达恰好所述特定次数或确定在特定次数范围内检测到所述条件。所述计数器(58)可耦合到所述装置中的其它计数器(58)以用于确定高计数操作及/或特定量词。
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公开(公告)号：CN107005241A
公开(公告)日：2017-08-01
申请号：CN201680003722.X
申请日：2016-02-11
申请人： 弗莱克斯-罗技克斯技术公司
发明人： C·C·王
IPC分类号： H03K19/177
CPC分类号： H03K19/17724 , H03K19/1735 , H03K19/17744 , H03K19/17748 , H03K19/1776
摘要： 一种包括多个逻辑瓦片的集成电路，其中每个逻辑瓦片包括多个(i)计算元件和(ii)开关矩阵。所述多个开关矩阵被分级布置，包括：(i)配置在分层网络(例如，基数‑4网络)中的第一级，其中，第一级的每个开关矩阵连接到至少一个相关联的计算元件，(ii)配置在分层网络(例如，基数‑2或基数‑3网络)中并耦合到第一级开关的第二级，以及(iii)配置在网状网络中并耦合到第一和/或第二级开关的第三级。在一个实施例中，第三级开关矩阵位于第一级和第二级开关矩阵之间；在另一个实施例中，第三级是最高级。
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公开(公告)号：CN102714496B
公开(公告)日：2016-06-29
申请号：CN201080062032.4
申请日：2010-12-14
申请人： 株式会社半导体能源研究所
IPC分类号： H03K19/177 , H01L21/8234 , H01L21/8238 , H01L27/06 , H01L27/092 , H01L29/786
CPC分类号： H03K19/0013 , H01L27/0629 , H01L29/7869 , H01L2924/0002 , H03K17/161 , H03K19/173 , H03K19/17724 , H03K19/17736 , H03K19/1776 , H03K19/17772 , H03K19/17784 , H01L2924/00
摘要： 本发明的一个目的在于，提供一种能够降低功率消耗的半导体装置。另一个目的在于提供使用编程单元的高度可靠的半导体装置，诸如可编程逻辑装置（PLD）。根据基本块之间的连接的配置中的变化，改变供给至基本块的电源电压。即，在基本块之间的连接结构为使得对电路无贡献的基本块时，停止对于该基本块的电源电压的供应。另外，使用编程单元控制对基本块的电源电压的供应，该编程单元利用其沟道形成区使用氧化物半导体形成的场效应晶体管形成，该场效应晶体管具有极低的断态电流或极低的泄漏电流。
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公开(公告)号：CN102460582B
公开(公告)日：2016-05-04
申请号：CN201080030078.8
申请日：2010-04-02
申请人： 阿尔特拉公司
CPC分类号： G06F17/5045 , G06F2217/84 , H03K19/17724 , H03K19/17732
摘要： 提供了一种集成电路。该IC包括具有可编程逻辑单元阵列的第一区域。IC还包括并入IC中的并且与第一区域通信的第二区域。第二区域包括标准逻辑单元和基本单元。在一个实施例中，标准逻辑单元被装配或互联从而容纳已知协议。基本单元包括可配置逻辑从而适应由基本单元支持的新兴通信协议的修改。在一个实施例中，第二区域能够被嵌入到第一区域中。在另一个实施例中，围绕第一区域的周界定义第二区域。可配置逻辑可以包括具有金属掩模可编程互联的混合逻辑元件，以便随着新兴通信协议演变和修改，IC能够被修改从而提供协议中的变化。在另一个实施例中，通过以特定应用空间为目标的全新功能代替初始功能，通用设备能够被定制，例如，用40G/100G以太网和Interlaken(用于有线线路的应用)代替初始功能例如PCI Express(用于基于计算的应用)。还提供了设计集成电路的方法。
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公开(公告)号：CN106249805B
公开(公告)日：2019-07-19
申请号：CN201610387486.8
申请日：2016-06-02
申请人： 阿尔特拉公司
IPC分类号： G06F1/08
CPC分类号： G11C8/18 , G06F1/10 , H03K19/17724
摘要： 本申请公开了具有嵌入式双倍时钟控制部件的集成电路。本申请提供一种包括不同类型的嵌入式功能块诸如可编程逻辑块、存储器块和数字信号处理(DSP)块的集成电路。集成电路上的功能块的至少第一部分可以使用核心时钟信号以正常数据速率操作，而所述集成电路上的功能块的第二部分可以用是正常数据速率的两倍的2x数据速率来操作。为了支持这种类型的架构，所述集成电路可以包括时钟生成电路、数据集中电路和数据扩展电路，所述时钟生成电路能够提供具有在所述核心时钟信号的上升沿和下降沿处的时钟脉冲的两倍泵送的时钟信号，所述数据集中电路在2x功能块的输入处，并且所述数据扩展电路在2x功能块的输出处。
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公开(公告)号：CN107750431A
公开(公告)日：2018-03-02
申请号：CN201680035225.8
申请日：2016-06-13
申请人： 阿海珐核能公司
IPC分类号： H03K19/177
CPC分类号： H03K19/17748 , G05B19/05 , G05B2219/161 , H03K19/17724 , H03K19/17732 , H03K19/17792 , H03K19/20
摘要： 根据本发明提供了现场可编程门阵列，包括：多个功能块(10a‑d、20、30、110a‑h、120a‑d、130a‑d、210a‑e、410a、410b)，功能块中的至少一个包括至少一种功能(12a‑d、412a、412b)，所述功能的至少一个使用参数(514、518)，其中所述功能块适于在计算阶段执行至少一种功能；数据输送器(40、140、240、340、440)，包括多个数据间隙(42)，其中在数据传送阶段，每个功能块(10a‑d、20、30、110a‑h、120a‑d、130a‑d、210a‑e、410a、410b)适于从一个或多个预定义的第一间隙(42)接收输入数据和/或向一个或多个预定义的第二间隙(42)提供输出数据；和配置电路(150、450)，适于为使用参数的至少一种功能配置参数以及定义一个或多个第一间隙和/或一个或多个第二间隙用于至少一个功能块，其中所述现场可编程门阵列适于循环重复数据传送阶段和计算阶段。
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公开(公告)号：CN106249805A
公开(公告)日：2016-12-21
申请号：CN201610387486.8
申请日：2016-06-02
申请人： 阿尔特拉公司
IPC分类号： G06F1/08
CPC分类号： G11C8/18 , G06F1/10 , H03K19/17724 , G06F1/08
摘要： 本申请公开了具有嵌入式双倍时钟控制部件的集成电路。本申请提供一种包括不同类型的嵌入式功能块诸如可编程逻辑块、存储器块和数字信号处理(DSP)块的集成电路。集成电路上的功能块的至少第一部分可以使用核心时钟信号以正常数据速率操作，而所述集成电路上的功能块的第二部分可以用是正常数据速率的两倍的2x数据速率来操作。为了支持这种类型的架构，所述集成电路可以包括时钟生成电路、数据集中电路和数据扩展电路，所述时钟生成电路能够提供具有在所述核心时钟信号的上升沿和下降沿处的时钟脉冲的两倍泵送的时钟信号，所述数据集中电路在2x功能块的输入处，并且所述数据扩展电路在2x功能块的输出处。
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公开(公告)号：CN103716038A
公开(公告)日：2014-04-09
申请号：CN201310727395.0
申请日：2013-12-25
申请人： 华中科技大学
IPC分类号： H03K19/173 , G11C16/06
CPC分类号： H03K19/00346 , G11C13/0004 , G11C13/004 , H03K19/1733 , H03K19/17724 , H03K19/20
摘要： 本发明公开了一种基于相变存储器的非易失性逻辑门电路，包括第一相变存储器、第二相变存储器、第一可控开关元件和第一电阻；第一相变存储器的第一端作为与门电路的第一输入端，第二相变存储器的第一端作为与门电路的第二输入端；第一可控开关元件的第一端与第一相变存储器的第二端连接，第一可控开关元件的第二端接地；第一电阻的一端与第二相变存储器的第一端连接，第一电阻的另一端接地；第二相变存储器的第一端作为与门电路的输出端。本发明基于材料晶态-非晶态相变的非易失性阻态变化实现“与”、“或”、“非”三种基本布尔逻辑运算，并且能实现在一个逻辑门电路同时进行信息的存储和处理的效果。
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公开(公告)号：CN109508173A
公开(公告)日：2019-03-22
申请号：CN201810923369.8
申请日：2018-08-14
申请人： 英特尔公司
IPC分类号： G06F7/485
CPC分类号： G06F7/485 , G06F5/012 , G06F7/49915 , H03K19/17724 , H03K19/17744 , H03K19/1776 , G06F7/4876 , G06F7/49947
摘要： 一种集成电路可以包括浮点加法器。所述加法器可以使用具有近路径和远路径的双路径加法器架构来实施。所述近路径可以包括前导零预测器(LZA)、用于将指数值与LZA计数进行比较的比较电路、以及用于处理次正规数的相关联电路。所述远路径可以包括用于计算所接收的指数值与最小指数值之间的差的减法电路、用于并行地将远较大尾数值和远较小尾数值移位的至少两个移位器、以及用于处理次正规数的相关联电路。所述加法器可以被动态配置为支持在输入和输出处处理FP16的第一模式、处理经修改的FP16’输入的第二模式、以及在输入和输出处处理FP16’的第三模式。
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