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公开(公告)号:CN103970254A
公开(公告)日:2014-08-06
申请号:CN201410042269.6
申请日:2014-01-28
申请人: 阿尔特拉公司
发明人: J·C·克劳姆扎克
IPC分类号: G06F1/32
CPC分类号: H03K19/0175 , G06F1/10 , G06F1/324 , G06F1/3296 , H03K19/00 , H03K19/17792 , Y02D10/126 , Y02D10/172
摘要: 用于动态电压-频率调节的可旁路钟控存储电路。提供具有时序逻辑电路的集成电路。时序逻辑电路可以包括耦合在速率关键输入终端和速率关键输出终端之间的可旁路钟控存储元件的链。组合逻辑电路可以插入到链中的每对相邻的可旁路钟控存储元件之间。动态电压-频率调节(DVFS)控制电路可以向组合逻辑电路提供可调节的电源电压并可以提供可调节的时钟信号以控制钟控存储元件。DVFS控制电路可以用来选择性地使能至少一些可旁路钟控存储元件同时禁能其它可旁路钟控存储元件,使得在维持相同的操作频率的同时减小电源电压。可以对电源电压和时钟信号的频率进行调节以提供期望的电压-频率平衡。
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公开(公告)号:CN102955758A
公开(公告)日:2013-03-06
申请号:CN201210299454.4
申请日:2012-08-20
申请人: 阿尔特拉公司
IPC分类号: G06F15/76
CPC分类号: H03K19/17784 , H03K19/17792
摘要: 一种现场可编程门阵列(FPGA)包括:一组监视电路,适于提供FPGA中的至少一个电路的工艺、电压和温度指示;以及控制器,适于根据用于至少一个电路的工艺、电压和温度指示来推导用于至少一个电路的体偏置值范围。FPGA还包括:体偏置生成器,适于向至少一个电路中的至少一个晶体管提供体偏置信号。体偏置信号具有在体偏置值范围内的值。
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公开(公告)号:CN1801621B
公开(公告)日:2012-03-28
申请号:CN200510128815.9
申请日:2005-12-01
申请人: 奥特拉股份有限公司
CPC分类号: H03K19/17736 , H03K19/17732 , H03K19/17792
摘要: 提供降低集成电路上的硬知识产权(HIP)块的输出信号频率的方法。通过降低输出信号的频率,以低于HIP块的频率运行的集成电路中的电路块能该捕获输出信号。多个串联触发器储存HIP输出信号在输出信号的每个周期的值。响应于存储在触发器中的值,逻辑电路接着产生一降频HIP输出信号。触发器还可产生一心搏信号用来确定HIP块中的信号是否正在准确运行。
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公开(公告)号:CN1189258A
公开(公告)日:1998-07-29
申请号:CN96194984.8
申请日:1996-04-30
申请人: BTR公司
IPC分类号: H03K19/177
CPC分类号: H03K19/17736 , H03K19/17704 , H03K19/17792 , H03K19/17796
摘要: 一种可编程逻辑器件,该器件包括一个由多层布线、连接器抽头网络和转向矩阵组成的新颖布线分层结构,它使在一个集成电路中能利用一个新颖、节省面积的平面布局图,并当将SRAM用做结构位时特别有效。这个平面布局图是一个可缩放块结构,在该结构中,2×2块分组(A,B,C)的每个块连接器抽头网络(410、420、430、440、450、460、470、480)沿相邻轴彼此相关地安置成镜象。此外,当用于每个块(300)的输入/输出装置仅在两个方向(而不是通常的北、南、东、西)定向时提供了双向输入/输出线,从而使用于相邻块的块连接器抽头网络在定向方向彼此面向。这种定向和布置允许块(300)共享布线资源。另外,这种布置使4×4块分组可以被缩放。
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公开(公告)号:CN102394104B
公开(公告)日:2016-08-03
申请号:CN201110277157.5
申请日:2006-11-10
申请人: 阿尔特拉公司
IPC分类号: G11C11/4193
CPC分类号: G11C5/14 , G05F1/465 , G11C11/413 , H03K19/1776 , H03K19/17784 , H03K19/17792
摘要: 提供具有易失性存储器单元的集成电路。这些存储器单元产生输出信号。这些集成电路可能是含有可编程核心逻辑的可编程逻辑器件集成电路,该可编程核心逻辑包含带有栅极的晶体管。使用核心逻辑供电电平为核心逻辑供电,该核心逻辑供电电平由核心逻辑正供电电压和核心逻辑接地供电电压限定。当装载了配置数据时,这些存储器单元产生输出信号,这些输出信号被施加于核心逻辑中的晶体管的栅极以定制该可编程逻辑器件。使用存储器单元供电电平为存储器单元供电,该存储器单元供电电平由存储器单元正供电电压和存储器单元接地供电电压限定。该存储器单元供电电平相对于该核心逻辑供电电平被提高。
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公开(公告)号:CN105264510A
公开(公告)日:2016-01-20
申请号:CN201480000375.6
申请日:2014-04-03
申请人: 华为技术有限公司
IPC分类号: G06F13/38
CPC分类号: G06F13/4027 , G06F13/4022 , H03K19/17728 , H03K19/1774 , H03K19/17792
摘要: 本申请提供一种现场可编程门阵列FPGA及数据通信方法,该FPGA中内嵌至少一个用于通信互联的专用集成电路ASIC化的硬核;ASIC化的硬核包括:高速交换互联单元和至少一个站点;各个站点与高速交换互联单元连接;站点,用于FPGA内各个功能模块与ASIC化的硬核的数据传递;高速交换互联单元,用于实现各个站点之间的数据传递。本申请提供的FPGA中内嵌ASIC化的硬核,可以方便各个功能模块就近与其进行数据交换,从而降低时间延迟。源功能模块将数据发给站点,站点将数据发给高速交换互联单元,高速交换互联单元将数据通过与目的功能模块连接的站点将数据发给目的功能模块。完成源功能模块与目的功能模块之间的数据传递。
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公开(公告)号:CN101027838A
公开(公告)日:2007-08-29
申请号:CN200580026361.2
申请日:2005-08-02
申请人: 阿尔特拉公司
IPC分类号: H03K19/00
CPC分类号: H03K19/1778 , H03K19/17784 , H03K19/17792
摘要: 本发明提出了用于低电压系统的增强型传输门结构,其中传输门结构的操作速度被最大化,同时当此结构被“关断”时,使泄漏电流最小化。在一个装置中,相对于根据特定工艺尺寸制造的其它晶体管的VT,传输门结构的VT被提高。另外,传输门开启电压被施加于传输门结构上,使得传输门开启电压在电压上高于提供给除此传输门结构以外的电路的额定电压。
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公开(公告)号:CN1117432C
公开(公告)日:2003-08-06
申请号:CN96194985.6
申请日:1996-04-30
申请人: BTR公司
IPC分类号: H03K19/177
CPC分类号: H03K19/17736 , H03K19/17704 , H03K19/17728 , H03K19/17744 , H03K19/17792
摘要: 提供一种现场可编程门阵列(FPGA),包括用于互联具有较低层互联的可配置函数发生器和用于互联具有较高层互联的较低层互联的多个抽头网络连接器。这是特别可取的,以便满足沿较长布线驱动信号的需要,不要求所有信号驱动器都足够大以沿最长布线驱动信号。另外,所述新颖分层布线结构由布线、块连接器抽头网络和转向矩阵组成,允许利用一个新颖的节省面积的可缩放的平面布局图。
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公开(公告)号:CN108365843A
公开(公告)日:2018-08-03
申请号:CN201710789272.8
申请日:2017-09-05
申请人: 株式会社东芝
发明人: 小田圣翔
IPC分类号: H03K19/177
CPC分类号: H03K19/17792 , G11C13/0069 , H03K19/1735 , H03K19/1737 , H03K19/17728 , H03K19/17732
摘要: 本发明涉及集成电路。提供能够抑制逻辑块间的信号延迟的集成电路。集成电路具备:分别具有第一逻辑块和包含第一开关电路的第一开关块的第一至第三基本单元;第一布线,将第一基本单元的第一开关电路和第一逻辑块连接;第二布线,将第一基本单元的第一开关电路和第二基本单元的第一开关电路连接;第三布线,将第一基本单元的第一开关电路和第三基本单元的第一开关电路直接连接;第四布线,将第二基本单元的第一开关电路和第一逻辑块连接;第五布线,将第二基本单元的第一开关电路和第三基本单元的第一开关电路连接;以及第六布线,将第三基本单元的第一开关电路和第一逻辑块连接,第三布线与第二基本单元的第一开关电路的输入端子之一连接。
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公开(公告)号:CN104185951A
公开(公告)日:2014-12-03
申请号:CN201380012893.5
申请日:2013-02-22
申请人: 索泰克公司
发明人: 理查德·费朗
IPC分类号: H03K19/177 , H01L25/00
CPC分类号: H03K19/17728 , H01L2924/0002 , H03K19/0013 , H03K19/00315 , H03K19/17792 , H01L2924/00
摘要: 本发明涉及查找表架构和包括查找表架构的FPGA;该查找表架构(6000)包括:寄存器组(6200、6300),该寄存器组(6200、6300)包括多个寄存器,该多个寄存器被配置为发出寄存器信号;以及可编程逻辑(6100),该可编程逻辑(6100)包括被配置为至少由寄存器信号控制的多个传输门;寄存器组和所述可编程逻辑形成查找表,其中,传输门沿单个方向设置。
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